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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1337939
審判番号 不服2017-9975  
総通号数 220 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-04-27 
種別 拒絶査定不服の審決 
審判請求日 2017-07-05 
確定日 2018-04-02 
事件の表示 特願2015-150665「データ処理方法、装置、およびシステム」拒絶査定不服審判事件〔平成28年 3月10日出願公開、特開2016- 33818、請求項の数(6)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,平成27年7月30日(パリ条約による優先権主張2014年7月30日(以下,「本願優先日」という。);中国)を出願日とする出願であって,平成28年10月5日付けで拒絶理由通知(同年同月11日発送)がされ,平成29年1月11日付けで意見書が提出されるとともに手続補正がされ,同年3月10日付けで拒絶査定(同年同月14日謄本送達,以下,「原査定」という。)がされ,これに対し,同年7月5日に拒絶査定不服審判の請求がされると同時に手続補正がされ,同年7月27日に前置報告がされ,同年11月2日に上申書が提出されたものである。


第2 原査定の理由の概要

原査定(平成29年3月10日付け拒絶査定)の概要は,次のとおりである。

この出願の下記の請求項に係る発明は,その出願前に日本国または外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。


・請求項1,3,5
・引用文献等1-4

引用文献1([0017]),引用文献2([0033]),引用文献3([0018]),引用文献4([0003])等には,データを複数に分割して,異なるバンクやメモリ(本願発明における「バンク」に相当)にアクセスするものが記載されている。
処理するデータサイズが予め決まっている系は周知であるから,具体的なブロックサイズ・サブブロックサイズを予め設定しておくことも,必要であれば当業者には適宜なし得る設計事項である。
なお,そもそもデータを異なるバンクに割り当てて連続アクセスを行う,所謂バンクインターリーブの目的は連続アクセスを途切れなく行うことであるから,バンク間の切替待ち時間の遅延の要件を満たすようにデータサブブロックサイズを決定することも当業者であれば当然考慮すべき事項である。
よって,請求項1,3,5に係る発明は,引用文献1-4に記載されたものに基づいて,当業者が容易に想到し得たことである。

・請求項2,4,6
・引用文献1-5
例えば引用文献5(要約,第5ページ)に記載されるように,連続して複数のチップ(バンクに相当)にアクセスする際に,複数のチップ(バンク)を順番に繰り返しアクセスするもの,すなわち同じバンクへの2つのアクセス時間の間の時間間隔が最長になるようにアクセスするものは周知技術である。
よって,請求項2,4,6に係る発明は,引用文献1-4に記載されたもの及び上記周知技術に基づいて,当業者が容易に想到し得たことである。

<引用文献等一覧>
1.特開2007-299211号公報
2.特表2004-520658号公報
3.特開平6-4399号公報
4.国際公開第2012/035616号
5.国際公開第2005/038655号(周知技術を示す文献)


第3 本願発明

本願請求項1-6に係る発明(以下,それぞれ「本願発明1」-「本願発明6」という。)は,平成29年7月5日付けの手続補正で補正された特許請求の範囲の請求項1-6に記載された事項により特定される発明であり,以下のとおりの発明である。

「 【請求項1】
処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって,
プリセットされるBlockサイズとメモリアクセス命令に従って,前記処理されるべきBlockを決定するステップと,
プリセットされるデータサブブロックサイズに従って,前記Blockを前記複数のデータサブブロックへ分割するステップであって,前記Blockが複数存在する場合,各Blockは同じ大きさのデータサブブロックサイズによって分割される,ステップとを含む,ステップと,
前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している,前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBankにアクセスするステップと,
を含み,前記プリセットされるBlockサイズは,前記メモリの前記Bank量と,メモリデータビット幅と,1つのバースト長と,バースト量との積であり,前記プリセットされるデータサブブロックサイズは,前記メモリデータビット幅と,1つのバースト長と,前記バースト量との積であり,前記バースト量は,前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される,データ処理方法。
【請求項2】
前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBank上でアクセス操作を実行する前記ステップは,
前記処理されるべきBlockがアクセスされる前にアクセスされるBankに対応するBankアクセスシーケンスと,前記処理されるべきBlockのそれぞれのデータサブブロックと前記メモリのBankとの間の対応に従って,前記処理されるべきBlockに対応するBankアクセスシーケンスを決定するステップと,
前記処理されるべきBlockに対応する前記Bankアクセスシーケンスに従って,前記メモリの同じBankへの2つのアクセス時間の間の時間間隔が最長になるように,前記処理されるべきBlockのそれぞれのデータサブブロックに対応する前記Bankへアクセスするステップと,
を含む,請求項1に記載の方法。
【請求項3】
処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックへ分割するように構成される分割モジュールであって,詳細には,プリセットされるBlockサイズとメモリアクセス命令に従って,前記処理されるべきBlockを決定し,プリセットされるデータサブブロックサイズに従って,前記Blockを前記複数のデータサブブロックへ分割するように構成され,前記Blockが複数存在する場合,各Blockは同じ大きさのデータサブブロックサイズによって分割される,分割モジュールと,
前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している,前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBank上でアクセス操作を実行するように構成されるアクセスモジュールと,
を含み,前記プリセットされるBlockサイズは,前記メモリの前記Bank量と,メモリデータビット幅と,1つのバースト長と,バースト量との積であり,前記プリセットされるデータサブブロックサイズは,前記メモリデータビット幅と,1つのバースト長と,前記バースト量との積であり,前記バースト量は,前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される,データ処理装置。
【請求項4】
前記アクセスモジュールは,詳細には,前記処理されるべきBlockがアクセスされる前にアクセスされるBankに対応するBankアクセスシーケンスと,前記処理されるべきBlockのそれぞれのデータサブブロックと前記メモリのBankとの間の対応とに従って,前記処理されるべきBlockに対応するBankアクセスシーケンスを決定し,前記処理されるべきBlockに対応する前記Bankアクセスシーケンスに従って,前記メモリの同じBankへの2つのアクセス時間の間の時間間隔が最長になるように,前記処理されるべきBlockのそれぞれのデータサブブロックに対応する前記Bankにアクセスするように構成される,請求項3に記載の装置。
【請求項5】
データ処理システムであって,プロセッサと,メモリと,データ線とを含み,前記メモリは複数のバンク(Bank)を含み,前記システムが動作する場合には,前記プロセッサは,前記データ線を通して前記メモリと通信し,前記プロセッサは,詳細には,
処理されるべきデータブロック(Block)を,複数のデータサブブロック量が前記メモリのバンク(Bank)量以下の前記複数のデータサブブロックへ分割し,詳細には,プリセットされるBlockサイズとメモリアクセス命令に従って,前記処理されるべきBlockを決定し,プリセットされるデータサブブロックサイズに従って,前記Blockを前記複数のデータサブブロックへ分割し,
前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している,前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBank上でアクセス操作を実行する,ように構成され,前記Blockが複数存在する場合,各Blockは同じ大きさのデータサブブロックサイズによって分割され,前記プリセットされるBlockサイズは,前記メモリの前記Bank量と,メモリデータビット幅と,1つのバースト長と,バースト量との積であり,前記プリセットされるデータサブブロックサイズは,前記メモリデータビット幅と,1つのバースト長と,前記バースト量との積であり,前記バースト量は,前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される,データ処理システム。
【請求項6】
前記プロセッサは,詳細には,前記処理されるべきBlockがアクセスされる前にアクセスされるBankに対応するBankアクセスシーケンスと,前記処理されるべきBlockのそれぞれのデータサブブロックと前記メモリのBankとの間の対応とに従って,前記処理されるべきBlockに対応するBankアクセスシーケンスを決定し,前記処理されるべきBlockに対応する前記Bankアクセスシーケンスに従って,前記メモリの同じBankへの2つのアクセス時間の間の時間間隔が最長になるように,前記処理されるべきBlockのそれぞれのデータサブブロックに対応する前記Bankにアクセスするように構成される,請求項5に記載のシステム。」


第5 引用文献,引用発明等

1.引用文献1について
原査定の拒絶理由に引用された,特開2007-299211号公報(以下,「引用文献1」という。)には図面とともに次の事項が記載されている。(下線は当審により付与。以下同じ。)

ア.「【0001】
本発明は,メモリに対して画像データのアクセスを制御するメモリ制御装置に関する。
【背景技術】
【0002】
近年,メモリバンクを複数備えたメモリが利用されている。このように複数のメモリバンクを有するメモリでは,データをメモリバンクのいずれかに記憶している。メモリバンクを複数有するメモリの一例として,SDRAM(Synchronous Dynamic Random Access Memory)が代表的である。SDRAMは安価であることもあり,パーソナルコンピュータ等の主記憶装置,圧縮画像の復号器のフレームメモリ等に広く用いられている。SDRAMの一種であるDDR-SDRAM(Double Data Rate-SDRAM)は,クロックの立ち上がりと立ち下りの両エッジに同期してメモリにアクセスすることでSDRAMの2倍の速度でデータの読み書きをすることができるという特徴がある。
【0003】
図8にDDR-SDRAMの基本構成を示す。図8(a)に示すように,DDR-SDRAMは,4つのメモリバンクMB0?MB3と,制御回路21と,I/O制御回路22とを有している。各メモリバンクMB0?MB3は,独立して制御可能なメモリであり,各メモリバンクでデータが記憶される。
【0004】
メモリバンクMB0は,図8(b)に示すように行アドレス(ロウアドレス)と列アドレス(カラムアドレス)で区分される複数のメモリセル200を有している。図8(b)に示すメモリバンクMB0は,(m+1)×(n+1)個のメモリセルによって構成されている。メモリバンクMB0の行アドレスが同一のメモリセル群によって,ページ201が構成される。図8(b)のメモリバンクMB0では,行アドレスがkである(n+1)個のメモリセルから成るページ201をページkとしている。他のメモリバンクMB1?MB3も図8(b)で示すメモリバンクMB0と同一の複数のメモリセルを有する構成である(図示せず)。
【0005】
SDRAMの制御回路21は,外部のメモリ制御装置から「アドレス」と「コマンド」が入力される。制御回路21は入力されたアドレスとコマンドによってメモリバンクを識別する「バンクアドレス」と,行を識別する「行アドレス」と,列を識別する「列アドレス」を特定し,特定されたメモリバンクのメモリセルにアクセスする。
【0006】
SDRAMでは,行アドレスと列アドレスを時分割で取り扱う必要がある。また,SDRAMでは,行アドレスを指定する際には「アクティベート」と呼ばれる遅延サイクルが必要であり,異なる行アドレスに移動する際には「プリチャージ」と呼ばれる遅延サイクルも必要である。そのため,同一のメモリバンクの異なるページに高速アクセスすることはできない点でアクセス速度の高速化に限界がある。この点は,高速アクセスが可能とされたDDR-SDRAMでも同一の問題がある。
【0007】
従来,圧縮画像の復号器のフレームメモリとして利用されるSDRAMにマクロブロック単位でデータアクセスする際,各メモリバンクを独立に制御するように各マクロブロックに対応するデータの記憶方法を工夫した技術がある(例えば,特許文献1参照)。この特許文献1に記載の技術では,複数のメモリセルを矩形のブロックに対応させて区画し,1つのブロック内のメモリセルに対して連続するアドレスを割付けて記憶させる等によって,メモリに対してアクセスを高速にしている。
【0008】
一方,MPEG等の圧縮画像は輝度ブロック及び色差ブロックで構成されるマクロブロック単位を処理単位としており,画像の符号化又は復号化の際には輝度データYおよび色差データCを用いる必要がある。例えば,画像フォーマットの一つである4:2:0方式の場合,図9(a)で示すように,マクロブロックは水平方向16画素,垂直方向16画素の輝度データYに対し,それぞれ水平方向8画素,垂直方向8画素の色差データCb,Crから成る。また,図9(b)に示すように4:2:2方式のマクロブロックの場合,水平方向16画素,垂直方向16画素の輝度データYに対し,それぞれ水平方向8画素,垂直方向16画素の色差データCb,Crから成る。
【0009】
画像を圧縮・復号する場合,上述したように同一のマクロブロックに対応する輝度データY及び色差データCの両データを読み出し・書き込みする必要がある。一方,上述した特許文献1に記載の技術では,対応する輝度データ及び色差データが同一のメモリバンクに1つのマクロブロックに対応する輝度データY及び色差データCが記憶されていると,遅延サイクル無しでこれらのデータを読み出すことができない。すなわち,メモリに対するアクセス速度が低下する。
【0010】
また,画像データを復号して画像として表示する際には,画像を構成する各画素のデータに対して,水平方向に連続アクセスする必要があるため,水平方向にも連続アクセスしやすいようにメモリに記憶させておくことが望ましい。
(中略)
【発明が解決しようとする課題】
【0011】
従来は,特許文献1に記載の技術によっても,輝度データY及び色差データCが同一のメモリバンクに記憶されている場合,画像データを復号する際に両データの読み出しに遅延サイクルが必要となり,アクセス速度が低下するという問題があった。
【0012】
上記課題に鑑み本発明は,メモリバンクを複数有するメモリから,輝度データ及び色差データから成る画像データの読出し時間を短縮させるメモリ制御装置を提供することを目
的とする。」

イ.「【発明の効果】
【0014】
本発明では,メモリバンクを複数有するメモリから,輝度データ及び色差データから成る画像データの読出し時間を短縮させるメモリ制御装置を提供することができる。
【発明を実施するための最良の形態】
【0015】
<メモリ制御装置>
以下,本発明の最良の実施の形態に係るメモリ制御装置1について図面を用いて説明する。図1に示すように,メモリ制御装置1は割付手段11,指定手段12,書込手段13及び読出手段14を有している。また,メモリ制御装置1は,メモリ2と伝送路によって接続されている。
【0016】
メモリ制御装置1は,書込操作リクエストを入力すると,メモリ2の指定されたアドレスのメモリ領域に画像データを書き込む。また,メモリ制御装置1は,読出操作リクエストを入力すると,メモリ2の指定されたアドレスのメモリ領域から画像データを読み出す。例えばメモリ制御装置1は,画像データをメモリに書き込み又は読み出しをする機能を有するテレビジョンやビデオレコーダ等の装置に備えられている。
【0017】
割付手段11は,画像データを画像領域として所定のマクロブロック単位に区分し,区分された画像領域のマクロブロックを構成する輝度ブロックのデータ及び色差ブロックのデータがそれぞれ異なるメモリバンクに記憶されるように各データを記憶させるメモリバンクを決定する。
【0018】
指定手段12は,輝度ブロック及び色差ブロックの各画素のデータに対して,割付手段で決定されたメモリバンクに含まれるメモリセルを,メモリバンクアドレス,行アドレス及び列アドレスによって指定する。また,指定手段12は,メモリバンクアドレス及び行アドレスを含む第1アドレスを出力し,メモリバンクアドレス及び列アドレスを含む第2アドレスを出力する。
【0019】
書込手段13は,指定手段12で指定されたバンクアドレス,行アドレス及び列アドレスで特定されるメモリセルに輝度ブロックのデータ及び色差ブロックのデータをそれぞれ書き込ませる。
【0020】
読出手段14は,指定手段12で指定されたバンクアドレス,行アドレス及び列アドレスで特定されるメモリセルから輝度データ及び色差データをそれぞれ読み出す。
【0021】
本発明の最良の実施の形態に係るメモリ制御装置1がメモリ2に記憶させるデータは画像データであるため,以下では「画像データ」を単に「データ」として記載する。」

ウ.「【0022】
<メモリ>
メモリ2は,メモリバンクMB0?MB3,制御回路21及びI/O制御回路22を有している。このメモリ2は図8を用いて上述したDDR-SDRAMと同一の構成であり,各メモリバンクMB0?MB3は,図8(b)を用いて上述したメモリバンクMB0と同一の構成である。そのため,各メモリバンクについての説明は省略する。メモリ2の各メモリバンクのメモリセルは,「バンクアドレス」「行アドレス」及び「列アドレス」によって特定される。制御回路21は,メモリ制御装置1の指定手段12が出力するアドレス及びコマンドからアクセスの対象となるメモリセルを特定する。その後,制御回路21は,I/O制御回路22を介して,特定されたメモリセルにアクセスする。
【0023】
制御回路21は,アクセス対象となるメモリセルを特定する場合,メモリ制御装置1が出力する第1アドレスによって「バンクアドレス」及び「行アドレス」を特定し,第2アドレスによって,「バンクアドレス」及び「列アドレス」を特定する。「コマンド」は,アドレスが第1アドレス又は第2アドレスのいずれであるかを識別するデータを含んでおり,メモリ2の制御回路21は,アドレスとともに入力したコマンドによって,このアドレスが第1アドレス又は第2アドレスのいずれであるかを判定する。
【0024】
コマンドで第1アドレスであると識別している場合(コマンドが所謂「バンク・アクティブ・コマンド」である場合),制御回路21は,コマンドと共に入力したアドレスは第1アドレスであると判定する。そのため,制御回路21は,このアドレス(第1アドレス)から「バンクアドレス」及び「行アドレス」を求め,アクセスの対象となるメモリセルが含まれるバンクとページを特定し,このページをアクティブにする。
【0025】
また,コマンドで第2アドレスであると識別している場合(コマンドが所謂「ライト・コマンド」又は「リード・コマンド」である場合),制御回路21は,コマンドと共に入力したアドレスは第2アドレスであると判定する。そのため,制御回路21は,このアドレス(第2アドレス)から「バンクアドレス」及び「列アドレス」を求め,アクティブにされているページからアクセスの対象となるメモリセルの列を特定し,アクセスを実行する。
【0026】
このようにアクセスが実行されるメモリ2も図8(b)で説明したSDRAMと同様に,異なるメモリバンクに遅延サイクル無しでアクセスすることができるが,同一のメモリバンクの異なるページに遅延サイクル無しでアクセスすることはできない。」

エ.「【0027】
<メモリ制御装置における処理>
図2に示すフローチャートにあるように,メモリ制御装置1の割付手段11は,メモリ2に記憶させるデータの画像領域を所定のマクロブロック単位に区分する(1)。その後,割付手段11は,区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように,各データを記憶させるメモリバンクを決定する(2)。
【0028】
各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると,指定手段12は,輝度ブロック及び色差ブロックの各画素のデータに,割付手段11で決定されたメモリバンクに含まれるメモリセルのアドレスを指定する(3)。その後,書込手段13又は読出手段14は,コマンドとともにアドレスを送信して,メモリ2のアドレスで特定されるメモリ位置にアクセスする(4)。メモリ2では,メモリ制御装置1から送信された行アドレス又は列アドレスをコマンドとともに受信し,受信したアドレス及びコマンドに従ってデータの書き込み又は読み出しが実行される。」

オ.「【0029】
<<画像領域の区分>>
ここで,割付手段11において実行される画像領域を区分する処理を説明する。例えば,扱うデータがH.246/AVCの圧縮方式で圧縮される場合,割付手段11では,下記の(1)?(3)の条件に対応して所定の画像領域をマクロブロック単位に区分する必要がある。
【0030】
(1)H.264/AVCでは,最大で水平方向に21画素,垂直方向に21画素のデータに基づいて予測画像を生成する。そのため,水平方向に21画素,垂直方向が21画素の画像データが最大でも4つの異なるメモリバンクに収まるように割付ける。
【0031】
(2)H.264/AVCでは,マクロブロックペアという仕組みが利用されるため,垂直方向には2の倍数個のマクロブロックを1つのページ内に割付ける。
【0032】
(3)読出しの際にアクセスペナルティ(遅延サイクル)が発生するのを防止するため,隣接する画像領域のデータは異なるメモリバンクに記憶する。
【0033】
上記の(1)?(3)の条件に対応して区分される画像領域には,1つのメモリバンクに記憶するデータの画像領域には,水平方向は2マクロブロック以上確保し,垂直方向は4マクロブロック以上含む必要がある。水平方向を2マクロブロック以上必要とするのは,21画素を2バンク以内に収める必要があるからである。また,垂直方向を4マクロブロック以上必要とするのは,垂直方向を21画素のフィールドラインを2バンク以内に収める必要があるからである。」

上記イ.の「本発明の最良の実施の形態に係るメモリ制御装置1について図面を用いて説明する。図1に示すように,メモリ制御装置1は割付手段11,指定手段12,書込手段13及び読出手段14を有している。」との記載によれば,引用文献1に記載の「メモリ制御装置」は,「割付手段」,「指定手段」,「書込手段」,及び,「読出手段」を有しており,また,上記エ.で引用する図2は,引用文献1に記載の上記「メモリ制御装置の処理を説明するフローチャート」であり,それについて上記エ.には,「メモリ制御装置1の割付手段11は,メモリ2に記憶させるデータの画像領域を所定のマクロブロック単位に区分する(1)」こと,「その後,割付手段11は,区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように,各データを記憶させるメモリバンクを決定する(2)」こと,「各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると,指定手段12は,輝度ブロック及び色差ブロックの各画素のデータに,割付手段11で決定されたメモリバンクに含まれるメモリセルのアドレスを指定する(3)」こと,「その後,書込手段13又は読出手段14は,コマンドとともにアドレスを送信して,メモリ2のアドレスで特定されるメモリ位置にアクセスする(4)」こと,及び,「メモリ2では,メモリ制御装置1から送信された行アドレス又は列アドレスをコマンドとともに受信し,受信したアドレス及びコマンドに従ってデータの書き込み又は読み出しが実行される」こと,との一連の処理フローが示され,これは,上記「メモリ制御装置」が有する「割付手段」,「指定手段」,「書込手段」,及び,「読出手段」によって実行する処理方法を示しているといえる。

したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「割付手段,指定手段,書込手段,及び,読出手段を有するメモリ制御装置が実行する処理方法であって,
割付手段が,メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること,
その後,割付手段が,区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように,各データを記憶させるメモリバンクを決定すること,
各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると,指定手段が,輝度ブロック及び色差ブロックの各画素のデータに,割付手段で決定されたメモリバンクに含まれるメモリセルのアドレスを指定すること,
その後,書込手段又は読出手段が,コマンドとともにアドレスを送信して,メモリのアドレスで特定されるメモリ位置にアクセスすること,
メモリでは,メモリ制御装置から送信された行アドレス又は列アドレスをコマンドとともに受信し,受信したアドレス及びコマンドに従ってデータの書き込み又は読み出しが実行されること,
を含み,
上記割付手段において実行される画像領域を区分することは,H.264/AVCでは,最大で水平方向に21画素,垂直方向に21画素のデータに基づいて予測画像を生成し,そのため,水平方向に21画素,垂直方向が21画素の画像データが最大でも4つの異なるメモリバンクに収まるように割付けるものであり,かつ,読出しの際にアクセスペナルティ(遅延サイクル)が発生するのを防止するため,隣接する画像領域のデータは異なるメモリバンクに記憶する,
方法。」

2.引用文献2について
原査定の拒絶理由に引用された,特表2004-520658号公報(以下,「引用文献2」という。)には図面とともに次の事項が記載されている。

カ.「【0001】
【発明が属する技術分野】
本発明は,データ処理回路と,いくつかのバンクを有する,特に,SDRAM (Synchronous Dynamic Random Access Memory)タイプのメモリとの間でデータを転送する方法と,メモリインタフェース回路と,そのようなインタフェース回路によって実行するのに適したコンピュータプログラムと,データ処理システムとに関する。
【0002】
【従来の技術】
データ処理回路と,いくつかのバンクを有するメモリと,データ処理回路とメモリの間に配置されかつこれらの間でのデータの交換を制御するためのメモリインタフェース回路とを有するデータ処理システムは,公知である。従来,データ処理回路が1つまたは複数の機能を実行するときには,処理するデータをメモリからデータ処理回路に転送するために読み取りメモリにアクセスする,または処理されたデータをデータ処理回路からメモリに転送するために書き込みメモリにアクセスすることが必要となる。データ処理回路は,アクセスのたびに,アクセス要求,すなわちデータ転送コマンドをインタフェース回路に送信する。インタフェース回路は,処理される要求によって定義される一連のデータと転送方向とを識別し,対応する転送を実施することによって,受信された要求を1つずつ処理する。公知の方法においては,アクセス操作の準備として,対応するバンクの大容量のファイルをプリロード(preload)する操作と,そのバンクを起動する操作とが含まれる。従って,準備にはいくつかのクロックサイクルが必要である。
【0003】
上記の公知のシステムには,連続するアクセスコマンドを実行している間に,進行中のアクセス操作が,次のアクセス操作と同じメモリバンクに関連することが起こりうるという欠点がある。この場合,(アクセス操作の対象を形成しなければならない行をプリロードおよび/または起動することにより)次のアクセス操作の準備を行うことができるようになるまでに,進行中のアクセス操作が終了するまでの待ち時間を守る必要がある。この準備の間は,メモリとのデータの転送が行われず,従って,この状況が頻繁に起こるほど,メモリの通過帯域の使用効率が低下する。
【0004】
【課題を解決するための手段】
本発明の目的は,上述されている欠点を解決して,いくつかのバンクを有するメモリへのアクセスの速度と,そのようなメモリのコストに関する効率を高めることである。
【0005】
この目的に対し,本発明は,いくつかのバンクを有するメモリと,データを処理するための回路との間で,適切なインタフェースを介してデータを転送する方法であって,当該方法が,
- アクセス要求を生成するステップであって,当該アクセス要求が,前記読み取りタイプと前記書き込みタイプのいずれかのアクセスのタイプを毎回定義し,かつ,各要求に適したシーケンスに従って配置される1つまたは複数のメモリ位置を指定する,アクセス要求を生成するステップと,
- 連続するシーケンスに従って前記要求を処理するステップであって,処理される各要求について,当該要求によって定義される前記アクセスのタイプに応じて,前記要求によって指定される前記メモリ位置から前記インタフェースを通じて前記データ処理回路に,またはこの逆方向に,データを転送するために,前記要求を処理するステップであって,
いくつかのバンクに関連付けられるメモリ位置を指定する要求の前記処理が,前記インタフェースと前記メモリ位置の1つの部分との間での前記データ転送の準備を,遅くとも,前記インタフェースと当該メモリ位置の別の部分との間での前記データ転送を実現している間に行うために,当該要求に関連付けられる前記シーケンスとは異なるシーケンスで前記インタフェースと前記メモリ位置の間でのデータ転送を可能にする,前記要求を処理するステップと,
を有する,方法を提供する。」

キ.「【0033】
前処理モジュール19は,回路7から,または回路7の1つから受信されたアクセス要求42に,次の2つのステップの手順を適用する。
- 再編成ステップにおいては,そのアクセス要求に関与する異なるバンクの数が計算される。アクセス要求がいくつかのバンクに関与する場合,アクセス要求が,バンクの数と同じ数の部分に分割される。各要求部分は,要求によって指定されかつ異なるバンクに属すメモリ位置すべてを指定する。
- 並べ替えステップにおいては,実行される要求の2つの部分が同じバンクに連続的に関与することを防止するために,前処理モジュール19は,前処理された要求から生成された要求部分を並べ替える。これを目的として,前処理モジュールは,前処理の間に,その要求の直前の要求の最後の部分に関与するバンクを調べ,それと異なるバンクを指定する要求の部分を最初の位置に配置する。」

したがって,上記引用文献2には次の技術事項(以下,「引用文献2技術事項」という。)が記載されていると認められる。

「いくつかのバンクを有するメモリと,データを処理するための回路との間で,適切なインタフェースを介してデータを転送する方法であって,当該方法が,
- アクセス要求を生成するステップであって,当該アクセス要求が,前記読み取りタイプと前記書き込みタイプのいずれかのアクセスのタイプを毎回定義し,かつ,各要求に適したシーケンスに従って配置される1つまたは複数のメモリ位置を指定する,アクセス要求を生成するステップと,
- 連続するシーケンスに従って前記要求を処理するステップであって,処理される各要求について,当該要求によって定義される前記アクセスのタイプに応じて,前記要求によって指定される前記メモリ位置から前記インタフェースを通じて前記データ処理回路に,またはこの逆方向に,データを転送するために,前記要求を処理するステップであって,
いくつかのバンクに関連付けられるメモリ位置を指定する要求の前記処理が,前記インタフェースと前記メモリ位置の1つの部分との間での前記データ転送の準備を,遅くとも,前記インタフェースと当該メモリ位置の別の部分との間での前記データ転送を実現している間に行うために,当該要求に関連付けられる前記シーケンスとは異なるシーケンスで前記インタフェースと前記メモリ位置の間でのデータ転送を可能にする,前記要求を処理するステップと,
を有する,方法であって,
アクセス要求を生成するステップは,
再編成ステップとして,そのアクセス要求に関与する異なるバンクの数が計算され,アクセス要求がいくつかのバンクに関与する場合,アクセス要求が,バンクの数と同じ数の部分に分割され,各要求部分は,要求によって指定されかつ異なるバンクに属すメモリ位置すべてを指定する,ステップと,
並べ替えステップとして,実行される要求の2つの部分が同じバンクに連続的に関与することを防止するために,前処理モジュールが,前処理された要求から生成された要求部分を並べ替える,ステップ,とを有する,
方法。」

3.引用文献3について
原査定の拒絶理由に引用された,特開平6-4399号公報(以下,「引用文献3」という。)には図面とともに次の事項が記載されている。

ク.「【0005】本発明の目的は,データの書き込み時間を短縮した半導体記憶装置を提供することである。
【0006】
【課題を解決するための手段】上記問題を解決するために,フラッシュメモリを複数個搭載し,上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において,書き込み指示を上記フラッシュメモリに送り,書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に,書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る制御部を有することとしたものである。
【0007】
【作用】フラッシュメモリを複数個搭載し,上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において,制御部は,書き込み指示を上記フラッシュメモリに送り,書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に,書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る。
【0008】
【実施例】本実施例では,連続したデータの書き込みの場合,連続して同一のフラッシュメモリに書き込むのでなく,他のフラッシュメモリに書き込むように制御する。
【0009】1ワードのデータをフラッシュメモリに書き込んでから次のデータを書き込むまでに数マイクロ秒から数十マイクロ秒の待ち時間が有る。そのため,連続して書き込みデータが有る場合,この待ち時間の間に連続して他のフラッシュメモリへ1ワードのデータを書き込み続ける。そして,最初に書き込んだフラッシュメモリの待ち時間を過ぎると,最初のフラッシュメモリからステータスポーリングを行ない,次の1ワードのデータを書き込む。この様に,フラッシュメモリの待ち時間の間に他のフラッシュメモリへの書き込みを行う。
【0010】複数の連続したデータを書き込む用途にフラッシュメモリを用いた場合,本実施例によればフラッシュメモリの低速の書き込みを,装置のトータルで高速化できる。すなわち,フラッシュメモリを半導体ディスク装置に用いた場合,複数の連続したデータが書き込まれる。しかし,連続したデータの書き込みの場合,フラッシュメモリへの書き込みが読み出しに比較して遅いため,トータルの転送速度が低下する。しかし,本実施例によればフラッシュメモリの書き込みが低速であっても,装置全体の書き込みの高速化を実現できる。」

ケ.「【0018】また前記実施例は,セクタ単位で書き込むフラッシュメモリを別チップに割り当てたが,セクタ内の512バイトを複数のブロックに分割する方法も有る。その分割したブロック単位で異なるフラッシュメモリに書き込みを割り当てる。例えば512バイトを32バイト単位として16ブロックに分割する。そして,1ブロックから16ブロックを,それぞれフラッシュメモリの異なるチップに書き込む。これは32バイト単位としたが,16バイトや64バイトなど任意のバイト単位で良い。」

したがって,上記引用文献3には次の技術事項(以下,「引用文献3技術事項」という。)が記載されていると認められる。

「フラッシュメモリを複数個搭載し,上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において,書き込み指示を上記フラッシュメモリに送り,書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に,書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る方法であって,
1ワードのデータをフラッシュメモリに書き込んでから次のデータを書き込むまでに数マイクロ秒から数十マイクロ秒の待ち時間が有るため,連続して書き込みデータが有る場合,この待ち時間の間に連続して他のフラッシュメモリへ1ワードのデータを書き込み続け,そして,最初に書き込んだフラッシュメモリの待ち時間を過ぎると,最初のフラッシュメモリからステータスポーリングを行ない,次の1ワードのデータを書き込むことで,フラッシュメモリの待ち時間の間に他のフラッシュメモリへの書き込みを行うものであり,
セクタ単位で書き込むフラッシュメモリについて,セクタ内の512バイトを複数のブロックに分割して,その分割したブロック単位で異なるフラッシュメモリに書き込みを割り当てる,
方法。」

4.引用文献4について
原査定の拒絶理由に引用された,国際公開第2012/035616号(以下,「引用文献4」という。)には図面とともに次の事項が記載されている。

コ.「技術分野
[0001] 本発明は,メモリアクセス制御装置及びコンピュータシステムに関する。
背景技術
[0002] コンピュータシステムは,データ処理装置,画像処理装置,オーデイオ装置等に利用されている。コンピュータシステムの能力と機能との向上に従い,記憶装置(以下,メモリという)がコンピュータシステムに大量に使用されている。このメモリのアクセスを高速化する技術としてメモリインターリーブ方法が知られている。
[0003] メモリインターリーブ方法は,データをN個のブロックに分割し,各ブロックを異なるメモリに書き込み,また異なるメモリから各ブロックを読み出す。即ち,1つのデータを並列の書き込み,且つ読み出しを行うことができ,メモリアクセスの高速化に有効である。この分割数はウェイ(Way)数と呼ばれている。
[0004] このようなメモリインターリーブ方法において,Way数が多いことは,メモリアクセスの高速化に寄与する。このため,一度設定したWay数を変更する場合がある。例えば,システムのパワーをオンした後,メモリの搭載状況を確認した上で,インターリーブWay数を決定し,決定したWay数に従ってメモリマップを設定し,メモリマップに従いOSの起動を実施する。又,電源(バッテリ)の残量に合わせて,読み出し/書き込みインターリーブ比(同時アクセス回数)を調整する。」(第1頁3行?22行)

サ.「課題を解決するための手段
[0008] この目的の達成のため,開示のメモリアクセス制御装置は,複数のメモリ回路を有するメモリをインターリーブして,リード及びライトアクセスするメモリアクセス制御装置であって,前記メモリの複数のメモリ回路が各々接続された複数のポートと,外部からの前記メモリへのリクエストに対し,設定されたインターリーブのウェイ数に従い,前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御回路とを有し,前記ポートアクセス制御部は,インターリーブのウェイ数の変更指示に応じて,インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに,前記コピー中において,前記外部からのリードリクエストに対し,前記インターリーブ数変更前の構成で前記メモリにリードを行い,前記外部からのライトリクエストに対し,前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで,前記メモリにライト動作を実行する。」(第2頁12行?25行)

したがって,上記引用文献4には次の技術事項(以下,「引用文献4技術事項」という。)が記載されていると認められる。

「データをN個のブロックに分割し,各ブロックを異なるメモリに書き込み,また異なるメモリから各ブロックを読み出すことで,1つのデータを並列の書き込み,且つ読み出しを行うことができ,メモリアクセスの高速化に有効な,メモリインターリーブ方法において,
複数のメモリ回路を有するメモリをインターリーブして,リード及びライトアクセスするメモリアクセス制御装置が,前記メモリの複数のメモリ回路が各々接続された複数のポートと,外部からの前記メモリへのリクエストに対し,設定されたインターリーブのウェイ数に従い,前記複数のポートを介し前記メモリ回路をリード又はライトアクセスし,インターリーブのウェイ数の変更指示に応じて,インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに,前記コピー中において,前記外部からのリードリクエストに対し,前記インターリーブ数変更前の構成で前記メモリにリードを行い,前記外部からのライトリクエストに対し,前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで,前記メモリにライト動作を実行する,方法。」

5.引用文献5について
原査定の拒絶理由に引用された,国際公開第2005/038655号(以下,「引用文献5」という。)には図面とともに次の事項が記載されている。

シ.「発明の開示
本発明による半導体メモリ装置及び不揮発性メモリのコントローラは,ホスト機器からの読み書き指示に応じて複数の不揮発性メモリに第1及び第2の2つのメモリバスを介して読み書き制御を行うことを特徴にしている。
第1のメモリパスに不揮発性メモリF0が接続され,第2のメモリパスに不揮発性メモリF1が接続される場合を2メモリ構成と呼ぶ。そして第1のメモリバスに2つの不揮発性メモリF0,F2が接続され,第2のメモリバスに2つの不揮発性メモリF1,F3が接続される場合を4メモリ構成と呼ぶ。本発明はこのような2種類のメモリ構成を選択可能とする。各々の不揮発性メモリを概ね等しいサイズの領域に2分割して前後半領域を形成するとき,コントローラに対して,ホスト機器から指定される連続論理アドレスを所定サイズ毎の論理シーケンシャルナンバーに変換するシーケンシャルナンバー変換手段を設け,論理シーケンシャルナンバーに対して0から3の値を繰り返す4の剰余系を成す論理シーケンシャルモジュロナンバーを生成するモジュロナンバー生成部を設ける。ホスト機器から連続論理アドレスへの書き込み指示がなされると,論理シーケンシャルモジュロナンバーに基づき,4メモリ構成の場合は,F0,Fl,F2,F3を繰り返し巡回する形式でデータの書き込みを行い,2メモリ構成の場合は,F0の前半領域,F1の前半領域,F0の後半領域,F1の後半領域を繰り返し巡回する形式でデータの書き込みを行う。
このような構成によれば,コントローラの基本アーキテクチャ(アドレス管理処理)が4フラッシュメモリ構成の制御をすることを基本としながらも,2フラッシュメモリ構成の場合はそれぞれのメモリを2つの領域に分割して仮想的に4フラッシュメモリ構成として制御可能としたので,2メモリ構成のァドレス管理処理も1つのアーキテクチャで共用化できる。言い換えれば不揮発性メモリ(フラッシュメモリ)が4つの場合と2つの場合でアドレス管理処理をそれぞれ個別に設ける必要がないので,コントローラ並びに半導体メモリ装置のコストを下げることが可能となる。」(第2頁11行?第3頁12行)

6.引用文献6について
前置報告書において周知技術を示す文献として引用された,特開平7-248958号公報(以下,「引用文献6」という。)には図面とともに次の事項が記載されている。

ス.「【0062】本発明は,メモリを連続アクセスモードで動作させる場合における上述した種々の問題点,より具体的には,バッファ記憶装置が接続される主記憶装置に対して連続アクセスモードを使用してアクセスが行われる場合にアクセス効率が低下してしまうという問題点,及び連続アクセスモードを使用して動作する主記憶装置がシングルクロックモード時にノーマルクロックモード時と同じ動作をしなくなってしまうという問題点を解決することが目的とする。」

セ.「【0090】
【実施例】以下,図面を参照しながら,本発明の実施例につき詳細に説明する。
<第1の実施例>図4は,本発明の第1の実施例における主記憶装置の構成図である。この実施例は,具体的には,前述した第1の技術分野における第1の従来技術が有している問題点を解決するものである。
【0091】図4において,主記憶装置へのアクセス単位(ワード)のサイズは8バイトである。次に,主記憶装置は,バンク0?バンク7という8組のRAM群401から構成されている。これは,上述の主記憶装置と特には図示しない中間バッファ記憶装置との間のデータ転送におけるブロックサイズKを例えば512バイト,このK=512バイトのデータからなるブロックが更に細分化されることによるブロックL=Sを例えば64バイトとした場合に,K/S=8個のRAM群401が必要なためである。1組のRAM群401は,図4に示されるように,1メガワードの記憶容量を有するDRAMチップによって構成される。従って,図4に示される主記憶装置全体では,以下の記憶容量を有する。
8バイト×1メガワード×8バンク=64メガバイト
ここで,上述の主記憶装置と特には図示しない中間バッファ記憶装置との間のデータ転送におけるブロックサイズKは例えば512バイトであり,1組のRAM群401は,このK=512バイトのデータからなるブロックが更に細分化された例えばL=64バイト(=8ワード)のデータからなるブロックを単位として,データを記憶する。
【0092】そして,第1の従来技術の場合と同様に,特には図示しない記憶制御装置は,主記憶装置に対し,K=512バイトのデータからなるブロックの書込み命令又は読出し命令を1回発行するのではなく,L=64バイトのデータからなるブロックの書込み命令又は読出し命令をK/L=512/64=8回発行する。このような構成が採用される理由は,前述したように,中間バッファ記憶装置からCPU内のバッファ記憶装置に即座にムーブインする必要のあるLバイトのデータを最初の読出し命令により主記憶装置から中間バッファ記憶装置へ最優先にムーブインさせることで,記憶システムの応答性能を向上させるためである。
【0093】図4に示される主記憶装置内の特には図示しない制御回路は,記憶制御装置から送出された1つの書込み命令又は読出し命令に設定されているアドレスに基づいて,各RAM群401を制御する。このアドレスは,L(ex. 64)バイトからなる書込みデータ又は読出しデータの先頭アドレスを示している。そして,このアドレス内のバンクアドレス部の値に従って,バンク0?バンク7のRAM群401のうち何れか1つが選択され,起動される。同時に,上述のアドレス内のRAMアドレス部は,バンク0?バンク7のRAM群401に出力され,起動されたRAM群401内のアドレスレジスタにセットされる。
【0094】RAM群401は,連続アクセスモードで動作する。即ち,起動されたRAM群401は,上述のアドレスレジスタの値をCAS信号(列アドレス信号)に同期して+1ずつ更新する動作を,8回繰り返し実行する。
【0095】そして,記憶制御装置が書込み命令を発行した場合には,起動されたRAM群401は,各更新動作毎に,記憶制御装置から転送されてくる8バイトからなる書込みデータを,アドレスレジスタの値によって指定されるセル部に書き込む。このような動作が,1回の書込み命令に対応して8回連続して実行されることにより,起動されたRAM群401にL=64バイトのデータからなるブロックが書き込まれる。
【0096】一方,記憶制御装置が読出し命令を発行した場合には,起動されたRAM群401は,各更新動作毎に,アドレスレジスタの値により指定されるセル部から,8バイトからなる読出しデータを読み出し,それを記憶制御装置に向けて出力する。このような動作が,1回の読出し命令に対応して8回連続して実行されることにより,起動されたRAM群401からL=64バイトのデータからなるブロックが読み出される。
【0097】記憶制御装置は,主記憶装置に対してL=64バイトのデータからなるブロックの書込み命令又は読出し命令をK/L=8回発行している途中で,1つのCPUからのLバイトのデータからなる特定のブロックの要求に関連して新たなK=512バイトのデータからなるブロックを主記憶装置と中間バッファ記憶装置との間で転送する必要が発生した場合には,現在のK/L=8回の書込み命令群又は読出し命令群の発行を中断し,上記新たなブロックの転送に関連するK/L=8回の書込み命令群又は読出し命令群のうち先頭の書込み命令又は読出し命令を優先的に実行させる。
【0098】この先頭の書込み命令又は読出し命令によって指定されるRAM群401は,今までアクセスされていたRAM群401とは異なるRAM群401である確率の方が同じRAM群401である確率よりも高い。そして,アクセスされるRAM群401が異なる場合には,RAM群401を構成するDRAMが必要とする休止時間を考慮する必要がなくなるため,アクセスされるRAM群401の起動を即座に行うことができる。即ち,第1の実施例では,K=512バイトのデータからなるブロックが更に細分化されたL=64バイトのデータからなるブロックを単位としてRAM群401へのデータの割付けが行われることにより,複数のCPUからの要求に関連するそれぞれL=64バイトのデータからなる複数のブロックの転送命令が同時に発生しても,同じRAM群401がアクセスされる確率を低く抑えることができる。この結果,RAM群401の起動時間の平均を短縮することができ,スループットの高い主記憶装置を実現することができる。また,逆に,他のCPUから新たな要求がない場合は,K/L=8回の書込み命令又は読出し命令を連続して行えるため,1つのブロックに対する処理を最短時間で完結させることができる。
【0099】上述した第1の実施例においては,K/L=8であって,バンク0?バンク7の8組のRAM群401が使用されているが,実際には,バンク0,バンク1,・・・という順番でL=64バイトのデータからなるブロックが順次処理されてゆくと,例えばバンク2又はバンク3がアクセスされている時点でバンク0のビジー状態が終了し,バンク0を再びアクセスすることが可能となる。従って,RAM群401の組数を4組程度とし,1回のL=64バイトのデータからなるブロックの転送命令に対応して,1つのRAM群401が2回ずつ起動されるように構成することにより,上述の第1の実施例の場合と同じスループットを確保することができる。即ち,バンク数をK/L個以下に減らすことができる。」

第6 対比・判断

1.本願発明1について

(1)引用発明に対する進歩性について

ア.対比
本願発明1と引用発明とを対比する。

(ア)引用発明の「メモリに記憶させるデータ」,「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」は,本願発明の「処理されるべきデータブロック(Block)」,「データサブブロック」にそれぞれ相当する。

(イ)引用発明において,「割付手段が,メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」は,本願発明1の「前記Blockを前記複数のデータサブブロックへ分割する」ことに相当する。

(ウ)ここで,上記(イ)における,本願発明1の「前記Blockを前記複数のデータサブブロックへ分割する」ことは,「処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップ」に含まれるステップにおいて行われることから,上記「複数のデータサブブロック量がメモリのバンク(Bank)量以下」であることを前提とするものである。一方,上記(イ)で引用した,引用発明における,「割付手段が,メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」についても,「その後,割付手段が,区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように,各データを記憶させるメモリバンクを決定」しているから,「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」のサイズは,当然に,「メモリバンク」のサイズ以下となるように複数に区分されていると解される。
そうすると,引用発明において,「割付手段が,メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」は,本願発明1の,「処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップ」にも相当するから,
上記(イ)における検討も合わせると,後記する点で相違するものの,
本願発明1の「処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって,
プリセットされるBlockサイズとメモリアクセス命令に従って,前記処理されるべきBlockを決定するステップと,
プリセットされるデータサブブロックサイズに従って,前記Blockを前記複数のデータサブブロックへ分割するステップであって,前記Blockが複数存在する場合,各Blockは同じ大きさのデータサブブロックサイズによって分割される,ステップとを含む,ステップ」と,
引用発明における,「割付手段が,メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分する」ことは,
“処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって,
前記Blockを前記複数のデータサブブロックへ分割するステップを含む,ステップ”である点で共通するといえる。

(エ)上記(ウ)で引用した,引用発明における,「割付手段が,メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」の,「所定のマクロブロック単位」に分割した,「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」について,引用発明では,「その後,割付手段が,区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように,各データを記憶させるメモリバンクを決定」しているから,この場合の「異なるメモリバンク」は,それぞれ「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」に対応するものであって,本願発明1の「Blockの異なるデータサブブロック」に対応する「メモリの異なるBank」に相当する。
そして,引用発明は,「各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると,指定手段が,輝度ブロック及び色差ブロックの各画素のデータに,割付手段で決定されたメモリバンクに含まれるメモリセルのアドレスを指定」し,「その後,書込手段又は読出手段が,コマンドとともにアドレスを送信して,メモリのアドレスで特定されるメモリ位置にアクセス」しており,この場合の「メモリバンクに含まれるメモリセル」の「メモリのアドレスで特定されるメモリ位置にアクセス」することは,本願発明1の上記「メモリの異なるBank」である「Bankにアクセスする」ことに相当する。
そうすると,引用発明における「その後,割付手段が,区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように,各データを記憶させるメモリバンクを決定すること,各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると,指定手段が,輝度ブロック及び色差ブロックの各画素のデータに,割付手段で決定されたメモリバンクに含まれるメモリセルのアドレスを指定すること,その後,書込手段又は読出手段が,コマンドとともにアドレスを送信して,メモリのアドレスで特定されるメモリ位置にアクセスすること」は,本願発明1の「前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している,前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBankにアクセスするステップ」に相当する。

(オ)引用発明における「・・・メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」,「・・・メモリバンクを決定すること」,「・・・アドレスを指定すること」,「・・・メモリ位置にアクセスすること」,及び,「・・・書き込み又は読み出しが実行されること」との一連の処理は,「メモリに記憶させるデータ」に対する処理であるから,引用発明である上記一連の処理を含む「方法」は,本願発明1である「データ処理方法」に相当する。

(カ)上記(ア)ないし(オ)の対比によれば,本願発明1と引用発明とは次の点で一致し,そして相違する。

[一致点]
処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって,
前記Blockを前記複数のデータサブブロックへ分割するステップを含む,ステップと,
前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している,前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBankにアクセスするステップと,
を含む,データ処理方法。

〈相違点a〉
処理されるべきデータブロック(Block)を,複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップに関し,
本願発明1は,「プリセットされるBlockサイズとメモリアクセス命令に従って,前記処理されるべきBlockを決定するステップ」を含むとともに,前記Blockを前記複数のデータサブブロックへ分割するステップについても,「プリセットされるデータサブブロックサイズに従って」分割するものであり,かつ,「前記Blockが複数存在する場合,各Blockは同じ大きさのデータサブブロックサイズによって分割される」ものであるのに対し,
引用発明では,そのような特定はされていない点。

〈相違点b〉
本願発明1は,「前記プリセットされるBlockサイズは,前記メモリの前記Bank量と,メモリデータビット幅と,1つのバースト長と,バースト量との積であり,前記プリセットされるデータサブブロックサイズは,前記メモリデータビット幅と,1つのバースト長と,前記バースト量との積であり,前記バースト量は,前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し,
引用発明では,そのような特定はされていない点。

イ.相違点についての判断
事案に鑑みて,上記相違点bについて先に検討する。

引用発明は,「隣接する画像領域のデータ」を「異なるメモリバンクに記憶する」ことで,「読出しの際にアクセスペナルティ(遅延サイクル)が発生するのを防止する」ものであり,「異なるメモリバンク」に「隣接する画像領域のデータ」を記憶するための切り替えに係る期間が,「アクセスペナルティ(遅延サイクル)」となり得ることを前提としていないことから,「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について,「前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ことは,開示も示唆もされていない。
そして,上記相違点bに係る本願発明1の構成は,引用文献1の他の記載,引用文献2ないし6にも記載されておらず,また,本願優先日前において周知技術であるともいえない。
そうすると,引用発明に基づいて,相違点bに係る本願発明1の構成とすることは,当業者が容易になし得ることであるとはいえない。

したがって,本願発明1は,相違点aを検討するまでもなく,当業者であっても引用発明,引用文献1ないし6に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。

(2)引用文献2ないし引用文献4技術事項に対する進歩性について
原査定の理由に鑑み,引用文献2ないし引用文献4技術事項に対する進歩性についても,以下で検討する。

ア.引用文献2技術事項について
本願発明1と,上記第5の2.における引用文献2技術事項とを対比すると,引用文献2技術事項は,「アクセス要求に関与する異なるバンク」に対して「実行される要求の2つの部分」が「連続的に関与する」場合のバンク間の切り替えに係る期間について何ら言及がなく,当該期間が遅延となり得ることも当然に前提としていないことから,少なくとも,本願発明1の構成に関し,上記(1)のア.における引用発明との〈相違点b〉と共通する,

〈相違点2-b〉
本願発明1は,「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について「前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し,引用文献2技術事項では,「アクセス要求に関与する異なるバンク」に対して「実行される要求の2つの部分」が「連続的に関与する」場合のバンク間の切り替えに係る期間について言及がなく,本願発明1と同様の構成については特定されていない点

において相違し,そして,上記(1)のイ.の判断内容も踏まえると,上記相違点2-bに係る本願発明1の構成は,引用文献2の他の記載,引用文献1,3ないし6にも記載されておらず,また,本願優先日前において周知技術であるともいえない。
そうすると,引用文献2技術事項に基づいて,上記相違点2-bに係る本願発明1の構成とすることは,当業者が容易になし得ることであるとはいえない。

イ.引用文献3技術事項について
本願発明1と,上記第5の3.における引用文献3技術事項とを対比すると,引用文献3技術事項は,「異なるフラッシュメモリ」に対して分割した「複数のブロック」が「連続して」「書き込み続け」る場合のフラッシュメモリ間の切り替えに係る期間について何ら言及がなく,当該期間が遅延となり得ることも当然に前提としていないことから,少なくとも,本願発明1の構成に関し,上記(1)のア.における引用発明との〈相違点b〉と共通する,

〈相違点3-b〉
本願発明1は,「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について「前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し,引用文献3技術事項では,「異なるフラッシュメモリ」に対して分割した「複数のブロック」が「連続して」「書き込み続け」る場合のフラッシュメモリ間の切り替えに係る期間について言及がなく,本願発明1と同様の構成については特定されていない点

において相違し,そして,上記(1)のイ.の判断内容も踏まえると,上記相違点3-bに係る本願発明1の構成は,引用文献3の他の記載,引用文献1,2,4ないし6にも記載されておらず,また,本願優先日前において周知技術であるともいえない。
そうすると,引用文献3技術事項に基づいて,上記相違点3-bに係る本願発明1の構成とすることは,当業者が容易になし得ることであるとはいえない。

ウ.引用文献4技術事項について
本願発明1と,上記第5の4.における引用文献4技術事項とを対比すると,引用文献4技術事項は,「異なるメモリ」に対して分割した「N個のブロック」が連続して「書き込み」,且つ「読み出し」を行う場合の異なるメモリ間の切り替えに係る期間について何ら言及がなく,当該期間が遅延となり得ることも当然に前提としていないことから,少なくとも,本願発明1の構成に関し,上記(1)のア.における引用発明との〈相違点b〉と共通する,

〈相違点4-b〉
本願発明1は,「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について「前記プリセットされるデータサブブロックサイズが決定されるときに,前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し,引用文献4技術事項では,「異なるメモリ」に対して分割した「N個のブロック」が連続して「書き込み」,且つ「読み出し」を行う場合の異なるメモリ間の切り替えに係る期間について言及がなく,本願発明1と同様の構成については特定されていない点

において相違し,そして,上記(1)のイ.の判断内容も踏まえると,上記相違点4-bに係る本願発明1の構成は,引用文献4の他の記載,引用文献1ないし3,5,6にも記載されておらず,また,本願優先日前において周知技術であるともいえない。
そうすると,引用文献4技術事項に基づいて,上記相違点4-bに係る本願発明1の構成とすることは,当業者が容易になし得ることであるとはいえない。

(3)まとめ
以上から,本願発明1は,その余の相違点を検討するまでもなく,当業者であっても引用文献1ないし6に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-6について
本願発明2は,本願発明1を更に限定したものであるので,同様に,当業者であっても引用文献1ないし6に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
また,本願発明3,5は,本願発明1を別のカテゴリーで表現するものであり,同様に,当業者であっても引用文献1ないし6に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
また,本願発明4,6は,本願発明3,5をそれぞれ更に限定したものであるので,同様に,当業者であっても引用文献1ないし6に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。


第7 原査定についての判断

1.特許法第29条第2項について
平成29年7月5日付けの補正により,本願発明1-6は,相違点bに係る本願発明1の構成を含むことになったことから,当業者であっても,拒絶査定において引用された引用文献1-5に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。


第8 むすび

以上のとおり,本願発明1-6は,当業者が引用文献1ないし6に記載された技術的事項,及び,周知技術に基づいて容易に発明することができたものではない。
したがって,原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-03-19 
出願番号 特願2015-150665(P2015-150665)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 滝谷 亮一後藤 彰  
特許庁審判長 高木 進
特許庁審判官 仲間 晃
須田 勝巳
発明の名称 データ処理方法、装置、およびシステム  
代理人 実広 信哉  
代理人 木内 敬二  
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