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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1337985
審判番号 不服2017-1956  
総通号数 220 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-04-27 
種別 拒絶査定不服の審決 
審判請求日 2017-02-10 
確定日 2018-03-07 
事件の表示 特願2014- 2725「マイクロコントローラ装置及びその動作制御方法」拒絶査定不服審判事件〔平成27年 7月23日出願公開,特開2015-132894〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成26年1月9日の出願であって,平成27年11月30日付けで拒絶の理由が通知され,これに対して,同年12月28日に意見書及び手続補正書が提出され,平成28年5月6日付けで最後の拒絶の理由(以下,「最後の拒絶理由」という。)が通知されたが,当該通知に対して意見書等の提出がなされず,同年11月28日付けで拒絶査定がなされ,同査定の謄本は同年12月6日に請求人に送達された。これに対して,平成29年2月10日に拒絶査定不服審判の請求がなされ,同時に手続補正がなされ,同年4月19日に前置報告がなされたものである。


第2 平成29年2月10日付けの手続補正についての検討
1 補正の内容
平成29年2月10日付けの手続補正(以下,「本件補正」という。)の内容は,平成27年12月28日付けの手続補正により補正された特許請求の範囲の請求項1乃至6の記載
「【請求項1】
CPU(Central Processing Unit)と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が1チップ内に構成されるマイクロコントローラ装置であって、
上記複数のペリフェラル回路の少なくとも一つは、
外部デバイスの動作を制御し、
上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
上記CPUに対する割込み信号を発生する割込み信号発生手段と、
上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、
上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御手段と、を備え
上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力されることを特徴とするマイクロコントローラ装置。
【請求項2】
上記終了条件一致信号発生手段と割込み信号発生手段と終了判定手段と終了制御手段を備えたペリフェラル回路は、
当該ペリフェラル回路が実行する処理の終了条件を設定する終了条件設定手段をさらに備え、
上記終了条件一致信号発生手段は、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生し、
上記ペリフェラル制御手段は、
上記ペリフェラル回路が発生する上記終了条件一致信号が入力された場合に、上記終了条件一致信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として、上記複数のペリフェラル回路中のどのペリフェラル回路に送信するかを設定するペリフェラル設定手段をさらに備え、
当該マイクロコントローラ装置内部の上記複数のペリフェラル回路の起動と、外部デバイスの動作制御とを上記CPUを介在せずに連携動作させる
ことを特徴とする請求項1記載のマイクロコントローラ装置。
【請求項3】
上記終了条件設定手段と上記ペリフェラル設定手段は、上記CPUにより設定されることを特徴とする請求項2記載のマイクロコントローラ装置。
【請求項4】
上記複数のペリフェラル回路の動作中、上記CPUはスリープ状態であることを特徴とする請求項1乃至3いずれか記載のマイクロコントローラ装置。
【請求項5】
上記終了条件一致信号発生手段は、上記終了判定手段により上記外部デバイスの動作が正常終了と判定され、且つ、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生することを特徴とする請求項2又は3に記載のマイクロコントローラ装置。
【請求項6】
CPU(Central Processing Unit)と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が1チップ内に構成されるマイクロコントローラ装置の動作制御方法であって、
上記複数のペリフェラル回路の少なくとも一つは、
外部デバイスの動作を制御し、
上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
上記CPUに対する割込み信号を発生する割込み信号発生手段と、を備え、
上記外部デバイスの動作が正常に終了したか否かを判定する終了判定ステップと、
上記終了判定ステップにより上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御ステップと、を有し、
上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力されることを特徴とするマイクロコントローラ装置の動作制御方法。」(以下,この特許請求の範囲に記載された請求項を「補正前の請求項」という。)

を,

「【請求項1】
CPU(Central Processing Unit)と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が1チップ内に構成されるマイクロコントローラ装置であって、
上記複数のペリフェラル回路は、
外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記CPUに対する割込み信号を発生する割込み信号発生手段、又は、
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段、の何れかを備え、
上記割込み信号と上記終了信号は、それぞれ別の信号であることを特徴とするマイクロコントローラ装置。
【請求項2】
上記ペリフェラル制御手段は、
上記終了信号発生手段を備えたペリフェラル回路が発生する上記終了信号が入力された場合に、上記終了信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として、上記複数のペリフェラル回路中のどのペリフェラル回路に送信するかを設定するペリフェラル設定手段を備え、
当該マイクロコントローラ装置内部の上記複数のペリフェラル回路の起動と、外部デバイスの動作制御とを上記CPUを介在せずに連携動作させる
ことを特徴とする請求項1記載のマイクロコントローラ装置。
【請求項3】
上記ペリフェラル設定手段は、上記CPUにより設定されることを特徴とする請求項2記載のマイクロコントローラ装置。
【請求項4】
上記複数のペリフェラル回路の動作中、上記CPUはスリープ状態であることを特徴とする請求項1乃至3いずれか記載のマイクロコントローラ装置。
【請求項5】
CPU(Central Processing Unit)と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が1チップ内に構成されるマイクロコントローラ装置の動作制御方法であって、
上記複数のペリフェラル回路は、
外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記CPUに対する割込み信号を発生するステップ、又は、
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生するステップ、の何れか有し、
上記割込み信号と上記終了信号は、それぞれ別の信号であることを特徴とするマイクロコントローラ装置の動作制御方法。」(当審注:下線は,請求人が付与したものである。以下,この特許請求の範囲に記載された請求項を「補正後の請求項」という。)

に補正するものである。
そして,本件補正は,願書に最初に添付した明細書,特許請求の範囲又は図面(以下,「出願当初の明細書等」という。)に記載した事項の範囲内においてなされており,特許法第17条の2第3項の規定に適合している。
また,本件補正は,特別な技術的特徴を変更(シフト補正)をしようとするものではなく,特許法第17条の2第4項の規定に適合している。

2 目的要件

本件補正は上記「1 補正の内容」のとおり,本件審判の請求と同時にする補正であり,特許請求の範囲について補正をしようとするものであるから,本件補正が,特許法第17条の2第5項の規定を満たすものであるか否か,すなわち,本件補正が,特許法第17条の2第5項に規定する請求項の削除,特許請求の範囲の減縮(特許法36条5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る),誤記の訂正,或いは,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る)の何れかを目的としたものであるかについて,以下に検討する。

(1)補正前の請求項と補正後の請求項とを比較すると,補正後の請求項1乃至5は,補正前の請求項1乃至4及び6に対応する。

(2)よって,本件補正は,下記の補正事項1乃至7よりなるものである。

<補正事項1>
補正前の請求項1の
「上記複数のペリフェラル回路の少なくとも一つは、
外部デバイスの動作を制御し、
上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
上記CPUに対する割込み信号を発生する割込み信号発生手段と、
上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、
上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御手段と、を備え」との記載を,
補正後の請求項1の
「上記複数のペリフェラル回路は、
外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記CPUに対する割込み信号を発生する割込み信号発生手段、又は、
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段、の何れかを備え」
との記載に変更する補正。

<補正事項2>
補正前の請求項1の
「上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力される」との記載を,
補正後の請求項1の
「上記割込み信号と上記終了信号は、それぞれ別の信号である」
との記載に変更する補正。

<補正事項3>
補正前の請求項2の
「上記終了条件一致信号発生手段と割込み信号発生手段と終了判定手段と終了制御手段を備えたペリフェラル回路は、
当該ペリフェラル回路が実行する処理の終了条件を設定する終了条件設定手段をさらに備え、
上記終了条件一致信号発生手段は、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生し、」との記載を削除すると共に,
「上記ペリフェラル制御手段は、
上記ペリフェラル回路が発生する上記終了条件一致信号が入力された場合に、上記終了条件一致信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として」との記載を,
補正後の請求項2の
「上記ペリフェラル制御手段は、
上記終了信号発生手段を備えたペリフェラル回路が発生する上記終了信号が入力された場合に、上記終了信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として」との記載に変更する補正。

<補正事項4>
補正前の請求項3の
「上記終了条件設定手段と上記ペリフェラル設定手段は」との記載を,
補正後の請求項3の
「上記ペリフェラル設定手段は」との記載に変更する補正。

<補正事項5>
補正前の請求項5を削除する補正。

<補正事項6>
補正前の請求項6の
「上記複数のペリフェラル回路の少なくとも一つは、
外部デバイスの動作を制御し、
上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
上記CPUに対する割込み信号を発生する割込み信号発生手段と、を備え、
上記外部デバイスの動作が正常に終了したか否かを判定する終了判定ステップと、
上記終了判定ステップにより上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御ステップと、を有し」との記載を,
補正後の請求項5の
「上記複数のペリフェラル回路は、
外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記CPUに対する割込み信号を発生するステップ、又は、
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生するステップ、の何れか有し」との記載に変更する補正。

<補正事項7>
補正前の請求項6の
「上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力される」との記載を,
補正後の請求項5の
「上記割込み信号と上記終了信号は、それぞれ別の信号である」との記載に変更する補正。

(3)補正事項1,6について

補正前の請求項1の「複数のペリフェラル回路の少なくとも一つは、…(中略)…終了条件一致信号発生手段と、…割込み信号発生手段と、…終了判定手段と、…終了制御手段と、を備え」との記載を,補正後の請求項1の「上記複数のペリフェラル回路は、…(中略)…信号発生手段、又は、…終了信号発生手段、の何れかを備え」と変更する補正は,最後の拒絶理由において,理由1として,「ペリフェラル回路」の少なくとも一つが,終了条件一致信号発生手段,割込み信号発生手段,終了判定手段,終了制御手段全てを有することが,出願当初の明細書等の記載に新たな技術的事項を加える,所謂新規事項の追加にあたるものとして判断されたことに対応する補正であり,これらの手段の何れかをペリフェラル回路が有することを明確化するものとして,明りょうでない記載の釈明を目的としたものと認める。

(4)補正事項2,7について

補正事項2及び7は,補正事項1及び6によって補正された「終了条件一致信号」を「終了信号」と明確化することに伴う補正であって,明りょうでない記載の釈明を目的としたものと認める。

(5)補正事項3について

補正事項3は,最後の拒絶理由において,理由2として「終了条件一致信号を出力するための条件」が明確でないとされた補正前の請求項2で特定される事項を明確化するものであって,明りょうでない記載の釈明を目的としたものと認める。

(6)補正事項4について

補正事項4は,補正事項3によって「終了条件設定手段」を削除することによって明確化された事項に伴う補正であって,明りょうでない記載の釈明を目的としたものと認める。

(7)補正事項5について

補正事項5は,請求項を削除することを目的としたものと認める。

(8)むすび

したがって,上記補正事項1乃至7のいずれも,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る),又は請求項の削除を目的とするものであるから,本件補正は,特許法第17条の2第5項の規定に適合するものである。


第3 本願発明について
本願請求項1に係る発明(以下,「本願発明」という。)は,本件補正によって補正された特許請求の範囲の請求項1に記載された次のとおりのものと認める。

「CPU(Central Processing Unit)と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が1チップ内に構成されるマイクロコントローラ装置であって、
上記複数のペリフェラル回路は、
外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記CPUに対する割込み信号を発生する割込み信号発生手段、又は、
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段、の何れかを備え、
上記割込み信号と上記終了信号は、それぞれ別の信号であることを特徴とするマイクロコントローラ装置。」


第4 引用例に記載された事項及び引用発明
(1)引用例に記載された事項
本願出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,原審の拒絶査定の理由である平成28年5月6日付けの最後の拒絶理由通知において引用された,特開2008-250987号公報(平成20年10月16日公開。以下「引用例」という。)には,対応する図面と共に以下の記載が認められる。(下線は当審で付加。以下同様。)

A 「【0001】
本発明は、データプロセッサの内外で発生するイベントに応答する制御技術に関し、例えばシングルチップのマイクロコンピュータに適用して有効な技術に関する。」

B 「【0005】
しかしながら、従来の割り込み制御技術では、データ処理の高速化や中央処理の負担軽減が充分で無く、結局、システム全体のデータ処理効率が低下する、といった問題が残る。特に、機器組み込み制御用途のデータプロセッサにおいては、イベントの発生に従って時系列に複数の割り込み処理を順次行なって所望の制御動作を行うようなシーケンシャルな制御動作が繰り返される場合が多い。さらに、複数の制御動作を並列的に行いたい場合もある。そのような特質を考慮すれば、必要とされる処理の内容に応じて、必要とされる周辺回路の組み合わせと、周辺回路の動作順を規定して、イベントに対する応答処理を制御することの有用性が本発明者によって見出された。
【0006】
本発明の目的は、データ処理の高速化や中央処理装置の負担軽減に資することができるイベント応答制御技術を提供することにある。
【0007】
本発明の別の目的は、機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させることができるデータプロセッサを提供することにある。」

C 「【0046】
図1には本発明の一例に係るマイクロコンピュータが例示される。マイクロコンピュータ(MCU)1は、命令を実行する中央処理装置(CPU)2、データトランスファコントローラ(DTC、データ転送制御回路)3、RAM4、フラッシュメモリ(FLASH)5、及びイベントリンクコントローラ(ELC)6を有する。特に制限されないが、それら回路は内部バス(IBUS)7に共通接続され、内部バス7はバスステートコントローラ(BSC)10を介して周辺バス(PBUS)11に接続する。周辺バス11には、割り込みコントローラ(INTC)13、アナログ信号をディジタル信号に変換するA/D変換器(A/D)14、ディジタル信号をアナログ信号に変換するD/A変換器(D/A)15、シリアルコミュニケーションインタフェース回路(SCI)16、タイマ(TMR)17、入出力ポート(PRT0?PRT5)18?23、及びその他の回路(MDL)24が接続される。A/D14のアナログ出力、D/A15のアナログ入力は入出力ポート18?23を経由してマイクロコンピュータ1の外部にインタフェースさせることも可能である。システムコントローラ(SYSC)25はリセット信号RESやモード信号MDを入力してマイクロコンピュータの動作モードを決定する。RAM4はCPU2のワーク領域、FLASH5はCPU2のプログラムやデータを書き換え可能に保有する。」

D 「【0047】
特に制限されないが、データトランスファコントローラ3、A/D変換器14、D/A変換器15、シリアルコミュニケーションインタフェース回路16、タイマ17、入出力ポート22?23、及びその他の回路24は、その動作状態若しくは内部状態等に応じてイベント信号EVTを出力する。イベント信号EVTは一方において割り込みコントローラ13に供給される。図においてその供給経路の図示は省略されている。割り込みコントローラ13は入力されたイベント信号EVTに対する割り込み優先レベルや割り込みマスクレベルを判定し、割込み要求信号IRQを発行して中央処理装置2にイベントに応答する割込み処理を実行させることを可能にする。イベント信号EVTは他方においてイベントリンクコントローラ6に供給される。イベントリンクコントローラ6はイベント信号EVTと起動制御信号STRとの対応を定義したイベント制御情報ECIをレジスタ30に保有し、イベント信号EVTが供給されると、イベント制御情報ECIに従ってそのイベント信号EVTに対応する起動制御信号STRを出力する。イベント信号EVTの発生元と起動制御信号STRの供給先は同一回路モジュールであってもよいし、異なる回路モジュールであってもよく、その対応は前記イベント制御情報ECIによって定義される。特に制限されないが、割込みコントローラ13はその動作状態に応じてイベント信号EVTをイベントリンクコントローラ6に出力可能である。尚、イベント信号EVTを出力したり起動制御信号STRを入力したりする回路を便宜上回路モジュールとも総称する。」

E 「【0050】
図2には割り込みコントローラ13による割り込み制御とイベントリンクコントローラ6による回路モジュールの起動制御を概念的に示してある。回路モジュール(17,14・・・24)からのイベント信号EVTの発生により割込みコントローラ13からCPU2に割り込みを要求し、それに対応する割り込み処理プログラムをCPUに実行させることにより、当該イベント信号EVTに応答する処理を回路モジュールを用いて実現する。割り込み処理プログラムPGMiを実行するCPU2は動作すべき回路モジュールに対してその起動イネーブルレジスタをセットすることによってその回路モジュールを起動する。一方、回路モジュールからのイベント信号EVTの発生によりイベントリンクコントローラ6から当該イベント信号EVTに応答する回路モジュールの動作を起動制御信号STRによって直接起動することにより、当該イベント信号EVTに応答する処理を実現する。起動制御信号STRを受ける回路モジュールは、例えばその起動イネーブルレジスタが当該起動制御信号STRによってセットされることによって起動される。イベントの発生に応答する処理をイベントリンクコントローラ6による処理で起動することにより、イベントの発生に対する応答性の高速化、イベントの発生に応答するときのCPUの負担軽減を達成することができ、更に、複数のイベントの夫々に応答する処理の並列化も容易になる。イベントに応答するためのCPUの負担が軽減されれば、CPUはそれによって得られる余裕をその他のデータ処理に振り分けることができ、結果として、システム全体のデータ処理効率を向上させることが可能に成る。」

F 「【0051】
図3には起動制御信号によって指定される回路モジュールの主な動作の具体例が示される。図4には回路モジュールが出力するイベント信号の主な具体例が示される。
【0052】
タイマ17はカウント動作、コンペアマッチ動作及びインプットキャプチャ動作等が可能とされる。対応する起動制御信号が入力されるとカウント動作、コンペアマッチ動作又はインプットキャプチャ動作等を開始する。夫々の動作に必要な初期条件はCPU2によってタイマ内部のタイマコントロールレジスタに初期設定されるものとする。例えばアップカウント動作を行う場合にはカウントアップ値、ダウンカウント動作を行う場合にはカウンタプリセット値、コンペアマッチ動作を行う場合には比較値、インプットキャプチャ動作を行なう場合にはパルス入力に対するキャプチャ動作を行うタイミング(立ち上がりタイミング、立ち下がりタイミング、又は両タイミング)が初期設定される。タイマはオーバーフロー、アンダーフロー、コンペアマッチ、及びインプットキャプチャの発生によって対応するイベント信号を出力可能である。」

G 「【0054】
SCI16は動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し、送信完了、受信完了、送信データエンプティー、受信データフル、転送エラー等に応じたイベント信号を出力する。
…(中略)…
【0057】
割込みコントローラ13はCPU2への割込み要求の発生に応答してイベント信号EVTを出力可能である。」

H 「図1



I 「【0071】
図18には一定周期毎にチップ周辺(外部)の温度を測定してその結果を外部デバイスに送信する動作への適用例を示す。サーミスタ50の端子電圧をA/D変換器に入力し、その変換結果をSCI16から外部デバイス(EXDVC)51に出力する。動作周期はタイマ17の第1タイマチャネルTCHN1を用いる。図18は図1のマイクロコンピュータ1に対応されるがバス接続等については図示を簡略化してある。CPU2の制御により、タイマ17に所定時間のタイマ動作のための初期設定が行われ、また、RAM4には必要なデータ転送制御条件が初期設定される。CPU2からタイマ動作の開始が指示されると、タイマ17はタイマチャネルTCHN1を用いてタイムアウト毎にイベント信号EVT_Aを出力する。イベントリンクコントローラ6はイベント信号EVT_Aに応答してA/D14に起動制御信号STR_Aを与えてサーミスタ50の端子電圧をディジタルデータに変換し、変換完了後に、イベント信号EVT_Bを出力する。イベントリンクコントローラ6はイベント信号EVT_Bに応答してDTC3に起動制御信号STR_Bを与える。DTC3はRAM4のデータ転送制御条件に従ってA/D14による変換データをSCI16のデータ出力レジスタに転送し、完了後、イベント信号EVT_Cを出力する。イベントリンクコントローラ6はSCI16に転送起動制御信号STR_Cを与え、データ出力レジスタのデータを外部デバイス51に向けて出力させる。転送後、SCI16から割込みが要求されることにより再び上記タイマ動作が設定されることにより上記動作が繰り返される。図19に例示されるように、この動作はタイマ周期毎に行われ、これによって外部デバイス51はタイマ周期(CYCL)毎にサーミスタ50による温度計測データを得ることができる。この動作はCPU2によりタイマチャネルTCHN1に対するタイマ動作が停止されることによって終了される。図20にはイベントリンクによる上記計測及び通信動作の制御フローが示される。図21にはこの制御を全て割込み処理で行った場合の制御フローが比較例として示される。上記同様に、イベントリンクを用いれば割込み方式に比べてCPUにおけるソフトウェア処理時間が短く、CPU2の負担も少ない。CPU2は、イベントリンクコントローラによる制御の間に、他のソフトウェア処理を実行可能となり、ハード資源を有効に利用することが可能となる。」

J 「



(2)引用発明
ア 上記記載事項Aより,引用例には,“シングルチップのマイクロコンピュータ”について記載されていると認められる。

イ 上記記載事項Cの「中央処理装置(CPU)」との記載及びHの図1より,「中央処理装置」は,“CPU”を意味することは明らかであるから,引用例には,“データ処理の高速化やCPUの負担軽減に資すること及び機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させることを目的”とすることが記載されていると認められる。

ウ 上記記載事項C及び上記イで検討した事項より,引用例には,“マイクロコンピュータは,命令を実行するCPU,及びイベントリンクコントローラを有し,周辺バスには,割り込みコントローラ,シリアルコミュニケーションインタフェース回路,タイマ,が接続され”ることが記載されていると認められる。

エ 上記記載事項D及び上記イで検討した事項より,引用例には,“シリアルコミュニケーションインタフェース回路,タイマ,及びその他の回路は,その動作状態若しくは内部状態等に応じてイベント信号を出力し,前記イベント信号は一方において割り込みコントローラに供給され,割り込みコントローラは割込み要求信号を発行して前記CPUにイベントに応答する割込み処理を実行させることを可能にし,前記イベント信号は他方においてイベントリンクコントローラに供給され,前記イベントリンクコントローラは,イベント信号が供給されると起動制御信号を出力”すること,及び,“イベント信号を出力したり起動制御信号を入力したりする回路を便宜上回路モジュールと総称する”ことが記載されていると認められる。

オ 上記記載事項Eより,引用例には,“回路モジュールからのイベント信号の発生により割込みコントローラからCPUに割り込みを要求し,それに対応する割り込み処理プログラムをCPUに実行させることにより,当該イベント信号に応答する処理を回路モジュールを用いて実現”することが記載されていると認められる。

カ 上記記載事項Fより,引用例には,“タイマはカウント動作,コンペアマッチ動作及びインプットキャプチャ動作等が可能であり,対応する起動制御信号が入力されるとカウント動作,コンペアマッチ動作又はインプットキャプチャ動作等を開始し,オーバーフロー,アンダーフロー,コンペアマッチ,及びインプットキャプチャの発生によって対応するイベント信号を出力”することが記載されていると認められる。

キ 上記記載事項Gと記載事項Cの「シリアルコミュニケーションインタフェース回路(SCI)16」との記載より,引用例には,“シリアルコミュニケーションインタフェース回路は動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し,送信完了,受信完了,送信データエンプティー,受信データフル,転送エラー等に応じたイベント信号を出力”すること,及び“割込みコントローラはCPUへの割込み要求の発生に応答してイベント信号を出力可能”であることが記載されていると認められる。

ク 上記記載事項Iより,引用例には,“一定周期毎にチップ周辺(外部)の温度を測定してその結果を外部デバイスに送信する動作への適用例において,サーミスタの端子電圧をA/D変換器に入力し,その変換結果をシリアルコミュニケーションインタフェース回路から外部デバイスに出力し,動作周期はタイマを用い,タイマ動作の開始が指示されると,前記タイマはタイムアウト毎にイベント信号を出力し,イベントリンクコントローラはイベント信号に応答して前記A/D変換器に起動制御信号を与えて前記サーミスタの端子電圧をディジタルデータに変換させ,変換完了後に,当該変換データを前記シリアルコミュニケーションインタフェース回路のデータ出力レジスタに転送し,当該データ出力レジスタのデータを外部デバイスに向けて出力させる”ことが記載されていると認められる。

ケ 上記ア乃至クより,引用例には,次の発明(以下「引用発明」という。)が記載されていると認められる。

「シングルチップのマイクロコンピュータであって,
データ処理の高速化やCPUの負担軽減に資すること及び機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させることを目的とし,
前記マイクロコンピュータは,命令を実行するCPU,及びイベントリンクコントローラを有し,周辺バスには,割り込みコントローラ,シリアルコミュニケーションインタフェース回路,タイマ,が接続され,
前記シリアルコミュニケーションインタフェース回路,タイマ,及びその他の回路は,その動作状態若しくは内部状態等に応じてイベント信号を出力し,前記イベント信号は一方において割り込みコントローラに供給され,割り込みコントローラは割込み要求信号を発行して前記CPUにイベントに応答する割込み処理を実行させることを可能にし,前記イベント信号は他方においてイベントリンクコントローラに供給され,前記イベントリンクコントローラは,イベント信号が供給されると起動制御信号を出力し,
前記イベント信号を出力したり起動制御信号を入力したりする回路を便宜上回路モジュールと総称し,
前記回路モジュールからのイベント信号の発生により割込みコントローラからCPUに割り込みを要求し,それに対応する割り込み処理プログラムをCPUに実行させることにより,当該イベント信号に応答する処理を回路モジュールを用いて実現し,
前記タイマはカウント動作,コンペアマッチ動作及びインプットキャプチャ動作等が可能であり,対応する起動制御信号が入力されるとカウント動作,コンペアマッチ動作又はインプットキャプチャ動作等を開始し,オーバーフロー,アンダーフロー,コンペアマッチ,及びインプットキャプチャの発生によって対応するイベント信号を出力し,
前記シリアルコミュニケーションインタフェース回路は動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し,送信完了,受信完了,送信データエンプティー,受信データフル,転送エラー等に応じたイベント信号を出力し,
前記割込みコントローラはCPUへの割込み要求の発生に応答してイベント信号を出力可能であり,
一定周期毎にチップ周辺(外部)の温度を測定してその結果を外部デバイスに送信する動作への適用例において,サーミスタの端子電圧をA/D変換器に入力し,その変換結果をシリアルコミュニケーションインタフェース回路から外部デバイスに出力し,動作周期はタイマを用い,タイマ動作の開始が指示されると,前記タイマはタイムアウト毎にイベント信号を出力し,イベントリンクコントローラはイベント信号に応答して前記A/D変換器に起動制御信号を与えて前記サーミスタの端子電圧をディジタルデータに変換させ,変換完了後に,当該変換データを前記シリアルコミュニケーションインタフェース回路のデータ出力レジスタに転送し,当該データ出力レジスタのデータを外部デバイスに向けて出力させる
マイクロコンピュータ。」


第5 対比・判断
1 対比
本願発明と引用発明とを対比する。
(1)引用発明の「CPU」は,本願発明の「CPU(Central Processing Unit)」に相当する。

(2)引用発明において,「回路モジュール」と総称される,「シリアルコミュニケーションインタフェース回路,タイマ及びその他の回路」は,本願発明の「ペリフェラル回路」に相当し,当該ペリフェラル回路は複数であるといえる。

(3)引用発明の「シリアルコミュニケーションインタフェース回路」は,「動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し,送信完了,受信完了,送信データエンプティー,受信データフル,転送エラー等に応じたイベント信号を出力」するものであり,「起動制御信号」により起動されて所定の処理を実行しているといえるから,引用発明の「起動制御信号」は,本願発明の「トリガ信号」に相当する。

(4)引用発明の「イベントリンクコントローラ」は,「起動制御信号を出力」して,「タイマ」においては,「カウント動作,コンペアマッチ動作又はインプットキャプチャ動作等を開始」し,「シリアルコミュニケーションインタフェース回路」においては,「外部とのデータ送信又は受信動作を開始」したりといった制御を行うものであることから,本願発明の「ペリフェラル制御手段」に相当する。

(5)引用発明の「マイクロコンピュータ」は,「命令を実行するCPU,及びイベントリンクコントローラを有し,周辺バスには,割り込みコントローラ,シリアルコミュニケーションインタフェース回路,タイマ,が接続され」る「シングルチップのマイクロコンピュータ」であるから,本願発明の「マイクロコントローラ装置」に相当し,上記(1)乃至(4)の検討とあわせて,引用発明と本願発明とは,“CPU(Central Processing Unit)と,トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と,上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と,が1チップ内に構成されるマイクロコントローラ装置”である点で一致するといえる。

(6)引用発明は,「一定周期毎にチップ周辺(外部)の温度を測定してその結果を外部デバイスに送信する動作への適用例において,サーミスタの端子電圧をA/D変換器に入力し,その変換結果をシリアルコミュニケーションインタフェース回路から外部デバイスに出力し,動作周期はタイマを用い,タイマ動作の開始が指示されると,前記タイマはタイムアウト毎にイベント信号を出力し,イベントリンクコントローラはイベント信号に応答して前記A/D変換器に起動制御信号を与えて前記サーミスタの端子電圧をディジタルデータに変換させ,変換完了後に,当該変換データを前記シリアルコミュニケーションインタフェース回路のデータ出力レジスタに転送し,当該データ出力レジスタのデータを外部デバイスに向けて出力させる」ものである。
一方,本願発明の「外部デバイス」に関し,本願明細書の発明の詳細な説明には,次のとおりの記載がある。

「【0022】
第1のシリアルインタフェース36、及び第2のシリアルインタフェース37は、MCU21と外部デバイス、例えばフラッシュROM22とセンサ23とを接続するものとして用いられる。
…(中略)…
【0028】
同図で、ペリフェラルリフレックスシステムPRSのペリフェラルリンクコントローラ42からコントロール&レジスタ11に対してトリガ信号が与えられると、Rxシフトレジスタ15は、外部デバイスから受信した受信(Rx)データを保持し、Rxバッファ12、及びステータスチェック回路51へ出力する。
…(中略)…
【0034】
次に上記実施形態の動作について説明する。
【0035】
なお本実施形態では、図5に示すようにタイマにより定期的にMCU21外部のセンサ23から測定データを受信し、4回受信する毎にMCU21外部のフラッシュROM22に4回分の測定データを保存し、このフラッシュROM22への転送処理を4回繰返すものとする。」

また,本願図面の図1には,次の図示がみられる。

「図1



以上の記載から,本願発明の「ペリフェラル回路」の一態様である「第1のシリアルインタフェース」及び「第2のシリアルインタフェース」には,それぞれ,同「外部デバイス」の一態様である「センサ23」及び「フラッシュROM22」が接続されていることを読み取ることができる。また,同じく「ペリフェラル回路」の一態様である,「タイマ」によって定期的に外部のセンサからデータを受信して外部のフラッシュROMにデータを保存することも読み取ることができるから,本願発明において,「複数のペリフェラル回路」が「外部デバイスの動作を制御」するとは,タイマ,シリアルインタフェースの連係動作によって,外部のセンサからのデータを取得して外部のフラッシュROM等に保存することを意味しているものと解される。
一方,上記のとおり,引用発明も,「タイマ」及び「シリアルコミュニケーションインタフェース回路」の連係動作により,センサの一例として例示される「サーミスタ」の測定電圧を「外部デバイス」に向けて出力するものであることから,引用発明と本願発明とは,“ペリフェラル回路”が“外部デバイスの動作を制御”する点で一致するといえる。

(7)引用発明の「シリアルコミュニケーションインタフェース回路」は,「動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し,送信完了,受信完了,送信データエンプティー,受信データフル,転送エラー等に応じたイベント信号を出力」するものであり,また同じく引用発明の「割込みコントローラ」は,「回路モジュールからのイベント信号の発生によ」って,「CPUに割り込みを要求し,それに対応する割り込み処理プログラムをCPUに実行させ」ていることから,引用発明の「シリアルコミュニケーションインタフェース回路」は,「転送エラー」に応じた「イベント信号」を「割込みコントローラ」に出力し,当該「割込みコントローラ」は,「CPU」に「割り込みを要求」しているから,引用発明と本願発明とは,下記の点で異なるものの,“ペリフェラル回路”が,“CPUに対する割込み信号を発生する割込み信号発生手段”を有する点で共通するといえる。

(8)引用発明の「タイマ」は,「対応する起動制御信号が入力されるとカウント動作,コンペアマッチ動作又はインプットキャプチャ動作等を開始し,オーバーフロー,アンダーフロー,コンペアマッチ,及びインプットキャプチャの発生によって対応するイベント信号を出力」し,また,引用発明の「シリアルコミュニケーションインタフェース回路」は,「送信完了,受信完了,送信データエンプティー,受信データフル,転送エラー等に応じたイベント信号を出力」するものである。「タイマ」において例えば「オーバーフロー」や「コンペアマッチ」が生じたり,「シリアルコミュニケーションインタフェース回路」において「送信完了,受信完了」が生じたりすることはすなわち,ペリフェラル回路が実行する処理が終了した場合にあたることから,引用発明における上記「イベント信号」は,本願発明の「終了信号」に相当するといえる。また当該「終了信号」は,「ペリフェラル制御手段」たる「イベントリンクコントローラ」に出力されていることから,引用発明と本願発明とは“ペリフェラル回路”が,“ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段”を有する点で一致する。

(9)引用発明の「イベント信号」は,「一方において割り込みコントローラに供給」され,「他方においてイベントリンクコントローラに供給され」ている。また,当該「割り込みコントローラに供給」される「イベント信号」(以下,「イベント信号A」という。)は,「割込み要求信号を発行して前記CPUにイベントに応答する割込み処理を実行させることを可能」とするものであるから,引用発明の「イベント信号A」は本願発明の“割込み信号”に相当するといえる。
一方で,「イベントリンクコントローラに供給され」る「イベント信号」(以下,「イベント信号B」という。)は,「イベントリンクコントローラ」において,当該供給された「イベント信号」によって,「起動制御信号を出力」されるものであり,当該「イベント信号B」は,上記(8)において示したとおり,本願発明の「終了信号」に相当するものである。そして,「イベント信号A」と「イベント信号B」は,それぞれ「CPU」に「割り込み処理を実行」させたり,「イベントリンクコントローラ」に「起動制御信号を出力」させたりといったように,役割が異なっているから,したがって引用発明と本願発明とは,“上記割込み信号と上記終了信号は,それぞれ別の信号である”点で一致しているといえる。

(10)以上,(1)乃至(9)の検討から,引用発明と本願発明とは

「CPU(Central Processing Unit)と,トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と,上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と,が1チップ内に構成されるマイクロコントローラ装置であって,
上記複数のペリフェラル回路は,
外部デバイスの動作を制御し,CPUに対する割込み信号を発生する割込み信号発生手段,又は,
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段,の何れかを備え,
上記割込み信号と上記終了信号は,それぞれ別の信号であることを特徴とするマイクロコントローラ装置。」
の点で一致し,

本願発明のペリフェラル回路が,「上記外部デバイスの動作が正常でない場合」に,「CPUに対する割込み信号を発生する」ものであるのに対し,引用発明は,「転送エラー等」に応じたイベント信号は出力するものの,当該イベント信号が,当該外部デバイスの動作が正常でない場合の信号であることについては特定されていない点(以下「相違点」という。)
で相違する。

2 相違点に関する判断
上記相違点につき判断する。
引用発明の「マイクロコンピュータ」は,「データ処理の高速化やCPUの負担軽減に資すること」及び「機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させること」を目的としているところ,本願発明の「マイクロコントローラ装置」は,本願明細書段落1の「本発明は、各種電子機器に組込まれるマイクロコントローラ装置及びその動作制御方法に関する。」との記載,及び同段落6の,「その目的とするところは、CPUの電力消費を極力抑制するとともに、各ペリフェラル回路間の連携動作を連続して実行させることが可能なマイクロコントローラ装置及びその動作制御方法を提供することにある。」との記載から,共に機器組込用途のものであって,CPUの負担軽減,すなわち電力消費の抑制を含む負荷の軽減を目的としている点で共通している。そして,当該組込まれた機器においては,何らかの情報,例えば外部温度であるといったセンサからの情報の外に,エラー情報のような動作が正常でない場合の情報が発生することは周知(特開2010-39715号公報(平成22年2月18日公開)の段落21,43,図1等,特開2010-38599号公報(平成22年2月18日公開)の段落1,30乃至34,図1乃至3等参照。)の技術的事項であり,そのような情報は,引用発明においてもペリフェラル回路を通じて普通に取得できるものである。
そうすると,引用発明においても,「転送エラー」といった,正常なデータ転送動作以外の情報を取得するものであることを考慮するならば,引用発明において,イベント信号として外部デバイスの動作が正常でない場合にCPUに対して割込み信号を発生するよう構成することに,特段の技術的困難性は無いものというほかない。
さらに,外部デバイスの動作が正常でない場合に割込信号を発生させたことによる本願発明の効果も,単に当該外部デバイスの動作が正常でないことを把握できるという,当業者であれば普通に想起する程度の効果に過ぎないのであって,格別顕著なものともいえない。
以上のことから本願発明は,引用発明に基づいて当業者が容易になし得たものと認められる。

なお審判請求人は,審判請求書において,次の主張を行っている。

「引用文献1においては、明細書の段落[0049]に、「前記割り込みコントローラ13は入力されたイベント信号の有効無効を決定するための情報ENBIを保持するイベントイネーブルレジスタ32を有し、イベントリンクコントローラ6は入力されたイベント信号の有効無効を決定するための情報ENBEを保持するイベントイネーブルレジスタ33を有する。・・・これにより、一つのイベント信号EVTによって割り込みコントローラ13による割り込み制御又はイベントリンクコントローラ6による回路モジュールの起動制御を択一的に発生させ、あるいは双方を並列に発生される制御を行うことができる。」と記載があるように、本願の割込み信号と終了信号に相当するイベント信号EVTは一つの信号です。
そのため、このイベント信号EVTが割り込みコントローラ13に対して有効なのか、イベントリンクコントローラ6にとって有効なのかを決定するイベントイネーブルレジスタ32、33を備える必要があります。
これに対して、本願発明のマイクロコントローラ装置では、割込み信号と終了信号は、それぞれ別の信号であるため、引用文献1のように、イベント信号EVTが有効無効を決定するための手段を備える必要はありません。」

しかしながら,割込み信号と終了信号がそれぞれ別の信号である点は,上記「1 対比」の項の(9)にて示したとおり,引用発明においても役割が異なる別の信号といえるイベント信号を有するものであるから,上記判断の結果を左右するものではなく,上記主張は採用されない。


第6 むすび
以上のとおり,本願発明は,本願出願前に頒布された引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。
したがって,その余の請求項に係る発明について論及するまでもなく,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2017-11-21 
結審通知日 2017-12-12 
審決日 2017-12-25 
出願番号 特願2014-2725(P2014-2725)
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 辻本 泰隆
特許庁審判官 佐久 聖子
山崎 慎一
発明の名称 マイクロコントローラ装置及びその動作制御方法  

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