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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1339107
審判番号 不服2017-8753  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2017-06-15 
確定日 2018-04-24 
事件の表示 特願2012-109177「半導体装置」拒絶査定不服審判事件〔平成24年12月27日出願公開,特開2012-256875,請求項の数(2)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年5月11日の出願(国内優先権主張 平成23年5月13日,以下,左の日を「本願優先日」という。)であって,その手続の経緯は以下のとおりである。
平成27年 2月18日 審査請求・手続補正書・上申書
平成28年 3月11日 拒絶理由通知
平成28年 3月24日 意見書・手続補正書
平成28年 8月31日 最後の拒絶理由通知
平成28年10月18日 意見書・手続補正書
平成29年 3月21日 補正の却下の決定(平成28年10月18日付けの手続補正に対して)・拒絶査定(以下,「原査定」という。)
平成29年 6月15日 審判請求・手続補正書
平成29年11月14日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成29年12月25日 意見書・手続補正書

第2 原査定の概要
原査定の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
●理由(進歩性)について
・請求項 1-3
・引用文献等 A-D
・備考
(請求項1,2について)
引用文献A(全文全図,特に図1,図13,図16)には,直列に接続された「トランジスタTR3」(第1のトランジスタに相当)と「トランジスタTR2」(第2のトランジスタに相当)とを有する半導体装置が記載されている。
引用文献Aの「トランジスタTR2」は,ゲート電極をソース電極側にシフトすることで寄生容量を調整しており,ゲート電極とドレイン電極とはほぼ重なり合う程度までシフトできることが記載されている(段落[0035]-段落[0037])。
引用文献Aは,「トランジスタTR2」のゲート電極をシフトさせるものであるため,「トランジスタTR3」については図16に記載されているような従来構造のソース電極及びドレイン電極がゲート電極と重なるような構造をしているものと認められ,また,例えそうでなくても,そのような構造とすることに当業者にとって特別な困難性は認められない。
引用文献Aのゲート電極は,上述のとおりドレイン電極とほぼ重なり合う程度までシフトできるものであり,完全にオフセットできることまでは明確に記載されていないが,引用文献B(段落[0089],図9),引用文献C(段落[0146]-段落[0148],図9)に記載されているようにオフセット構造として寄生容量を低減させることは周知技術であるため,引用文献Aにおけるゲート電極のシフトを,オフセットする位置まで行うことは当業者が容易に行えたことである。
引用文献Aは「ソース電圧Vsの上昇と連動して,トランジスタTR2のゲート電圧Vgも上昇する」(段落[0041])ものであるから,ブートストラップ動作を行うものと認められ,このようなブートストラップ動作を行う回路を,インバータに応用することは引用文献D(段落[0095]-段落[0102])に記載されているように,当業者が容易になし得たことである。
(請求項2について)
引用文献D(段落[0109]-段落[0120])には,ブートストラップ動作を行う回路を用いたインバータを,バッファ回路に応用することが記載されている。
(請求項3について)
引用文献C(段落[0147])に記載されているように,薄膜トランジスタの活性層に酸化物半導体を用いることは周知技術であるため,引用文献Aに当該周知技術を用いることは,当業者が容易になし得たことである。

<引用文献等一覧>
A.特開2005-189673号公報
B.特開2011-077283号公報(後記「引用文献2」と同じ)
C.特開2010-232645号公報
D.特開2009-188748号公報(後記「引用文献1」と同じ)

第3 当審拒絶理由の概要
当審拒絶理由通知の概要は以下のとおりである。

(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・理由 (進歩性)
・請求項 1
・引用文献 1?3
・備考
引用文献1の,特に【0095】?【0102】及び図8,【0009】?【0011】及び図55には,2つのnチャネルトランジスタ(TRn_23,TRn_24,またはQn_1,Qn_2)で構成され,一つのトランジスタ(TRn_23またはQn_1)のドレイン電極又は他のトランジスタのソース電極(TRn_24またはQn_2)から電位を出力するインバータ回路が記載されており,【0041】には,インバータ回路はTFTから構成し得る事が記載されているので,引用文献1には,2つのnチャネルTFT(TRn_23,TRn_24,またはQn_1,Qn_2)で構成され,一つのTFT(TRn_23またはQn_1)のドレイン電極又は他のTFTのソース電極(TRn_24またはQn_2)から電位を出力するインバータ回路が開示されている。
また,引用文献2の,特に,【0086】?【0090】及び図9には,TFTにおいて,トランジスタのゲート電極のチャネル方向の端面は,ソース電極とドレイン電極の間隙と重なる領域と,トランジスタのソース電極と重なる領域を有するTFT構造が記載され,特に,【0089】には,当該TFT構造はドレイン側の寄生容量が小さくなる利点について記載されている。
さらに,引用文献3の,特に,【0077】?【0091】及び図9には,酸化物半導体を用いたnチャネルトランジスタのTFTから構成されるインバータにおいて,一のトランジスタのソース電極と他のトランジスタのドレイン電極が一体化して形成された電極構造(特に,図9において電極215bを参照のこと)が開示されている。
したがって,引用文献1に開示されたインバータ回路において,当業者であれば通常配慮するインバータ回路を含めた回路特性の高速化等のための寄生容量の低減化やプロセス簡略化に配慮して,引用文献2に開示されたTFT構造及び引用文献3に開示された電極構造を採用する事は,当業者が容易に想到し得た事項である。

・理由 (進歩性)
・請求項 2
・引用文献 1?3
・備考
引用文献1の,特に,【0109】?【0120】及び図10?13には,インバータ回路43Bを含むバッファ回路43が記載されており,インバータ回路43Bは,請求項1において先述したインバータ回路の回路構成を取り得ることが記載されているから(特に,【0115】参照),【0041】のインバータ回路はTFTから構成し得る事が記載を考慮すると,引用文献1には,インバータ回路を構成するトランジスタと同様な回路構成である2つのnチャネルトランジスタ(TRn_23,TRn_24,またはQn_1,Qn_2)で構成され,一つのトランジスタ(TRn_23またはQn_1)のドレイン電極又は他のトランジスタのソース電極(TRn_24またはQn_2)から電位を出力する構成を含むTFTのバッファ回路が記載されている。
したがって,引用文献1に開示されたバッファ回路において,当業者であれば通常配慮するバッファ回路を含めた回路特性の高速化等のための寄生容量の低減化やプロセス簡略化に配慮して,引用文献2に開示されたTFT構造及び引用文献3に開示された電極構造を採用する事は,当業者が容易に想到し得た事項である。

引 用 文 献 等 一 覧
1.特開2009-188748号公報
2.特開2011-77283号公報
3.特開2011-86929号公報

第4 本願発明
本願請求項1及び2に係る発明(以下,「本願発明1」及び「本願発明2」という。)は,平成29年12月25日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される発明であり,以下のとおりの発明である。

「【請求項1】
第1のトランジスタと,第2のトランジスタと,を有し,
前記第1のトランジスタ及び前記第2のトランジスタは,nチャネル型トランジスタであり,
前記第1のトランジスタのドレイン電極は,前記第2のトランジスタのソース電極と一体化されており,
前記第1のトランジスタのドレイン電極又は前記第2のトランジスタのソース電極から電位を出力するインバータ回路を有する半導体装置であって,
前記第1のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第1のトランジスタのソース電極と重なる領域を有し,他方は,前記第1のトランジスタのドレイン電極と重なる領域を有し,
前記第2のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第2のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し,他方は,前記第2のトランジスタのソース電極と重なる領域と,を有し,
前記第1のトランジスタのゲート電極と,前記第1のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は,前記第2のトランジスタのゲート電極と,前記第2のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする半導体装置。
【請求項2】
第1のトランジスタと,第2のトランジスタと,を有し,
前記第1のトランジスタ及び前記第2のトランジスタは,nチャネル型トランジスタであり,
前記第1のトランジスタのドレイン電極は,前記第2のトランジスタのソース電極と一体化されており,
前記第1のトランジスタのドレイン電極又は前記第2のトランジスタのソース電極から電位を出力するバッファ回路を有する半導体装置であって,
前記第1のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第1のトランジスタのソース電極と重なる領域を有し,他方は,前記第1のトランジスタのドレイン電極と重なる領域を有し,
前記第2のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第2のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し,他方は,前記第2のトランジスタのソース電極と重なる領域と,を有し,
前記第1のトランジスタのゲート電極と,前記第1のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は,前記第2のトランジスタのゲート電極と,前記第2のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする半導体装置。」

第5 引用文献,引用発明等
1 原査定の引用文献Aについて
原査定で引用された,特開2005-189673号公報には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)

ア「【0033】
以下,適宜図面を参照しながら本発明の実施例を詳述する。
【実施例1】
【0034】
(1)実施例の構成
図1は,図16との対比により本発明の実施例に係るディスプレイ装置に適用されるトランジスタを示す断面図である。この実施例に係るディスプレイ装置においては,有機EL素子の駆動に係るトランジスタTR2,このトランジスタTR2のゲートを信号線SIGに接続するトランジスタTR1が,この図1に示す構成により作成される点を除いて,図13について上述したディスプレイ装置21と同一に構成されることにより,以下においては,図13の構成を流用して説明し,重複した説明は省略する。
【0035】
このディスプレイ装置においては,有機EL素子12を駆動するトランジスタTR2のゲート電極42がソース電極47側にシフトして形成され,これによりゲート電極42がソース電極47側に偏って形成されるようになされている。これによりこのトランジスタTR2は,このようにゲート電極42をソース電極47側に偏らせた分,従来に比してゲートソース間の寄生容量Cpgsが増大し,またこれとは逆にゲートドレイン間の寄生容量Cpgdが減少するようになされている。これによりこのディスプレイ装置では,(3)式,右辺の分子の値が従来に比して増大し,またこの分母の値が従来に比して減少し,その分,従来に比してソース電圧の上昇に十分に追従させてゲート電圧を立ち上げ,ゲートソース間電圧Vgsの変化を低減できるようになされている。
【0036】
またこのディスプレイ装置においては,この有機EL素子12を駆動するトランジスタTR2のゲートを信号線SIGに接続するトランジスタTR1について,ゲート電極42がトランジスタTR2のゲート側とは逆側の電極47側にシフトして形成され,これによりゲート電極42がトランジスタTR2のゲート側とは逆側の電極47側に偏って形成されるようになされている。これによりこの信号線用のトランジスタTR1においては,トランジスタTR2のゲートに付加される寄生容量Cpwsが従来に比して小さくなるように設定され,これによっても従来に比してソース電圧の上昇に十分に追従させてゲート電圧を立ち上げ,ゲートソース間電圧Vgsの変化を低減できるようになされている。」
【0037】
なお,このようなゲート電極42のシフトは,それぞれトランジスタTR1,TR2がトランジスタとしての機能を損なわない範囲で実行し得,ドレイン電極46側においては,ドレイン電極46のチャンネル領域側端と,ゲート電極42のドレイン電極46側端とがほぼ重なり合う程度までシフトさせることができる。」

イ「【0041】
すなわち各画素23においては,このようにして信号線SIGの信号レベルにより信号レベル保持用のコンデンサC2の端子電圧を設定すると,トランジスタTR1による信号線とトランジスタTR2のゲートとの接続が絶たれ,続いてトランジスタTR3がオフ状態に切り換わり,これによりトランジスタTR2のソースがアースから切り離される。これにより各画素23においては,信号レベル保持用のコンデンサC2の端子間電圧によるゲートソース電圧VgsによりトランジスタTR2で有機EL素子12の駆動が開始され,トランジスタTR2のソース電圧Vsが上昇する。また信号レベル保持用のコンデンサC2にゲートソース間電圧Vgsが保持されていることにより,このソース電圧Vsの上昇と連動して,トランジスタTR2のゲート電圧Vgも上昇する。」

ウ 図13には,以下の事項が記載されていると認められる。

「トランジスタTR2」と「トランジスタTR3」とが直列接続した半導体装置。

2 原査定の引用文献Bについて
原査定で引用された,特開2011-77283号公報は,後記の当審拒絶理由通知で引用された引用文献2と同じ文献であるから,後記6を参照のこと。

3 原査定の引用文献Cについて
原査定で引用された,特開2010-232645号公報には,図面とともに,次の記載がある。

ア「【0146】
また,本実施の形態においては,ソース電極として機能する導電層106aおよびドレイン電極として機能する導電層106bと,ゲート電極として機能する導電層126aの一部が重畳するように導電層106a,導電層106b,導電層126aを形成しているが,半導体層118aの一部の導電性を高めることができる場合には,導電層106aまたは導電層106bと,導電層126aとを重畳させない構成としても良い(図9(A),図9(B)参照)。この場合,少なくとも導電層106aまたは導電層106bと,導電層126aとが重畳しない領域160の導電性を高めることになる。図9中において,領域160は,半導体層118aの導電層106aと隣接する領域または導電層106bと隣接する領域にあたる。なお,領域160は,導電層126aと重畳しても良いし,重畳しなくとも良い。また,領域160は,導電層106aまたは導電層106bと重畳する領域であることが好ましいが,この限りではない。
【0147】
半導体層118aに酸化物半導体材料を用いる場合において,領域160の導電性を高める方法としては,例えば,水素を選択的に添加する方法がある。半導体層として酸化物半導体材料を用いない場合には,その材料にあわせて導電性を高める方法を選択すればよい。例えば,シリコン系の材料を用いて半導体層118aを形成する場合には,リンやボロンなど,所定の導電性を付与する不純物元素を添加すればよい。
【0148】
このように,導電層106aまたは導電層106bと,導電層126aとを重畳させない構成とすることにより,導電層106a(または導電層106b)と導電層126aとの重畳に起因する寄生容量を低減することができる。つまり,半導体装置の特性向上という課題を解決することができる。」

イ 図9には,以下の事項が記載されていると認められる。
寄生容量を低減するためにオフセット構造を有するTFT。

4 原査定の引用文献Dについて
原査定で引用された,特開2009-188748号公報は,後記の当審拒絶理由通知で引用された引用文献1と同じ文献であるから,後記5を参照のこと。

5 当審拒絶理由通知で引用された引用文献1について
当審拒絶理由通知で引用された,特開2009-188748号公報には,図面とともに,次の記載がある。

ア「【0009】
図55の(A)は,所謂ブートストラップ動作を利用したインバータ回路の回路図である。図55の(B)及び(C)は,図55の(A)に示す回路の動作を説明するための模式的なタイミングチャートである。このインバータ回路においても,出力電圧V_(OUT2)の値はトランジスタQ_(n_1)のオン抵抗の値とトランジスタQ_(n_2)の抵抗値との分圧比によって定まるので,出力電圧V_(OUT2)は完全なローレベルとはならない。しかしながら,このインバータ回路は,3つのnチャネル型トランジスタQ_(n_1),Q_(n_2),Q_(n_3)から構成されており,期間T_(1),T_(3)において出力を完全なハイレベル(V_(dd))とすることができる。トランジスタQ_(n_1)の一方のソース/ドレイン領域はトランジスタQ_(n_2)の一方のソース/ドレイン領域と接続され,出力端子を構成する。トランジスタQ_(n_2)のゲート電極はトランジスタQ_(n_3)の一方のソース/ドレイン領域に接続されており,ノードAを構成する。トランジスタQ_(n_3)がオン状態からオフ状態になると,ノードAは浮遊状態となる。トランジスタQ_(n_3)のゲート電極はトランジスタQ_(n_3)の他方のソース/ドレイン領域に接続されている。トランジスタQ_(n_1)の他方のソース/ドレイン領域には電圧V_(ss)が印加される。トランジスタQ_(n_2)の他方のソース/ドレイン領域には電圧V_(dd)が印加され,トランジスタQ_(n_3)の他方のソース/ドレイン領域にも電圧V_(dd)が印加される。トランジスタQ_(n_1)のゲート電極には入力信号INが印加される。
【0010】
尚,トランジスタQ_(n_2)のゲート電極と一方のソース/ドレイン領域との間,または,トランジスタQ_(n_2)のゲート電極と他方のソース/ドレイン領域との間,あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図55の(A)に示す回路にあっては,トランジスタQ_(n_2)のゲート電極と一方のソース/ドレイン領域との間にブートストラップ容量としての容量部C_(ap)が接続されている。容量部C_(ap)は,例えば,絶縁層を挟んだ導電層から構成することもできるし,所謂MOS容量部として構成することもできる。
【0011】
入力信号INがローレベルからハイレベルになると,トランジスタQ_(n_1)はオフ状態からオン状態となり出力電圧V_(OUT2)はローレベルに向かう。これに伴いノードAの電位も低下する。そして,ノードAとトランジスタQ_(n_3)のゲート電極との電位差がトランジスタQ_(n_3)の閾値電圧V_(th_3)に達すると,トランジスタQ_(n_3)はオフ状態となる。従って,図55の(B)に示すように,期間T_(2)におけるノードAの電位V_(A2)は(V_(dd)-V_(th_3))であり,ノードAは浮遊状態にある。期間T_(3)において入力信号INがハイレベルからローレベルになると,トランジスタQ_(n_1)はオン状態からオフ状態となり,インバータ回路の出力電圧はローレベルからハイレベルへと向かう。ノードAは浮遊状態にあるので,ノードAの電位はインバータ回路の出力電圧に倣って上昇し,期間T_(3)における電位V_(A3)はハイレベル(V_(dd))を越える。そして(V_(A3)-V_(dd))の値がトランジスタQ_(n_2)の閾値電圧V_(th_2)の値を超えるように設定されていれば,期間T_(3)においてインバータ回路の出力電圧V_(OUT3)は完全なハイレベル(V_(dd))に達する。尚,図55の(C)に示すように,期間T_(2)において入力信号INの値がトランジスタQ_(n_1)の閾値電圧V_(th_1)を超えれば,インバータ回路の出力はハイレベルからローレベルへと向かう。従って,図53の(A)や図54の(A)に示す回路と同様に,図55の(A)に示す回路はレベルシフタとしても動作する。」

イ「【0041】
本発明のインバータ回路,本発明のシフトレジスタ回路,本発明の否定論理積回路,本発明の否定論理和回路(以下,これらを総称して,単に,本発明の回路と呼ぶ場合がある)は,nチャネル型のトランジスタから構成されていてもよい。あるいは又,pチャネル型のトランジスタから構成されていてもよい。トランジスタは,薄膜トランジスタ(TFT)であってもよいし,半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては,トランジスタはエンハンスメント型であるとして説明するが,これに限るものではない。動作上支障がなければ,デプレッション型のトランジスタを用いることもできる。また,トランジスタはシングルゲート型であってもよいし,デュアルゲート型であってもよい。
【0042】
後述する実施例にあっては,背景技術で説明したと同様に,インバータ回路,シフトレジスタ回路,否定論理和回路,否定論理積回路はnチャネル型トランジスタから構成されているとして説明する。」

ウ「【実施例2】
【0095】
実施例2も,本発明のインバータ回路に関する。図8の(A)は,実施例2に係るインバータ回路20の回路図である。図8の(B)は,図8の(A)に示すインバータ回路20の動作を説明するための模式的なタイミングチャートである。
【0096】
実施例2のインバータ回路20も,同一導電型のトランジスタから成るインバータ回路であって,インバータ回路20は否定論理構成部11と出力回路部22とから構成されている。出力回路部22は同一導電型の2つのトランジスタから構成されている。出力回路部22を構成する2つのトランジスタを,第1出力トランジスタTR_(n_11),及び,第2出力トランジスタTR_(n_12)と表すとき,第1出力トランジスタTR_(n_11)の一方のソース/ドレイン領域と第2出力トランジスタTR_(n_12)の一方のソース/ドレイン領域とは接続されている。第2出力トランジスタTR_(n_12)のゲート電極は,否定論理構成部11の出力側に接続されている。第1出力トランジスタTR_(n_11)の他方のソース/ドレイン領域には第1電圧V_(ss1)が印加され,第2出力トランジスタTR_(n_12)の他方のソース/ドレイン領域には第2電圧V_(dd1)が印加され,第1出力トランジスタTR_(n_11)のゲート電極,及び,否定論理構成部11の入力側には,入力信号INが印加される。第2出力トランジスタTR_(n_12)のゲート電極と否定論理構成部11の出力側の接続部を符号Bで示す。
【0097】
実施例1において説明したと同様に,否定論理構成部11は種々の構成をとり得る。否定論理構成部11(符号11A乃至11E)の構成及び動作は,実施例1において説明したと同様であるので,説明を省略する。
【0098】
実施例2のインバータ回路20にあっては,出力回路部22は,更に,同一導電型の2つのトランジスタを備えている。これら2つのトランジスタを,第3出力トランジスタTR_(n_23),及び,第4出力トランジスタTR_(n_24)と表すとき,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域とは接続されている。第4出力トランジスタTR_(n_24)のゲート電極は,第1出力トランジスタTR_(n_11)の一方のソース/ドレイン領域と第2出力トランジスタTR_(n_12)の一方のソース/ドレイン領域とに接続されている。第3出力トランジスタTR_(n_23)の他方のソース/ドレイン領域には第1電圧V_(ss1)が印加され,第4出力トランジスタTR_(n_24)の他方のソース/ドレイン領域には第2電圧V_(dd1)が印加される。第3出力トランジスタTR_(n_23)のゲート電極には入力信号INが印加される。第1出力トランジスタTR_(n_11)及び第3出力トランジスタTR_(n_23)をオフ状態とする入力信号INが印加されたとき,第4出力トランジスタTR_(n_24)のゲート電極には,ブートストラップ動作により第4出力トランジスタTR_(n_24)のオン状態を維持するのに足りる電圧が印加される。第1出力トランジスタTR_(n_11)及び第3出力トランジスタTR_(n_23)をオン状態とする入力信号INが印加されたとき,第4出力トランジスタTR_(n_24)のゲート電極には,第4出力トランジスタTR_(n_24)のオフ状態を維持するのに足りる電圧が印加される。出力信号OUTは,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域との接続部から出力される。
【0099】
尚,第4出力トランジスタTR_(n_24)のゲート電極と一方のソース/ドレイン領域との間にブートストラップ容量としての容量部C_(ap2)が接続されている。第4出力トランジスタTR_(n_24)のゲート電極と,第1出力トランジスタTR_(n_11)一方のソース/ドレイン領域及び第2出力トランジスタTR_(n_12)一方のソース/ドレイン領域との接続部を符号Cで表す。
【0100】
図8の(B)は,入力信号INの電圧,接続部Bの電圧,接続部Cの電圧,出力信号OUTの電圧を模式的に示したタイミングチャートである。第4出力トランジスタTR_(n_24)の閾値電圧をV_(th_24)と表す。図8の(B)の期間T_(1),T_(3)において接続部Cの電圧(電位)V_(C1),V_(C3)がブートストラップ動作により(V_(dd1)+V_(th_24))を越えるように,出力回路部22は構成されている。
【0101】
従って,図8の(B)の期間T_(1),T_(3)においては,出力電圧V_(OUT1),V_(OUT3)として第2電圧V_(dd1)が出力される。一方,図8の(B)の期間T_(2)において,第1出力トランジスタTR_(n_11)及び第3出力トランジスタTR_(n_23)をオン状態とする入力信号INが印加されたときには出力電圧V_(OUT2)として第1電圧V_(ss1)が出力される。これにより,第1電圧V_(ss1)と第2電圧V_(dd1)とを出力電圧とする出力信号OUTを出力することができる。
【0102】
実施例2のインバータ回路20にあっては,否定論理構成部11の出力側から第2出力トランジスタTR_(n_12)のオン状態を維持するのに足りる電圧を印加する必要がない。従って,否定論理構成部11を動作させる電圧(より具体的には,電圧V_(ss0),V_(dd0))の設定条件が緩和され,電源電圧の共通化に適するといった利点を有する。」

エ「【実施例4】
【0109】
実施例4は,本発明のシフトレジスタ回路に関する。図10は,実施例4に係るシフトレジスタ回路40の模式的な回路図である。図11は,図10に示すシフトレジスタ回路40の模式的なタイミングチャートである。
(中略)
【0112】
実施例4のシフトレジスタ回路41は,上述したトランスファゲート部をトランジスタから構成し,バッファ回路を2つのインバータ回路部から構成した。図13の(A)は,実施例4のシフトレジスタ回路41の模式的な回路図である。図13の(B)は,シフトレジスタ回路41の動作を説明するための模式的なタイミングチャートである。以下,図を参照して説明する。
(中略)
【0120】
尚,図12の(C)を参照して説明したが,ラッチ部を設けたシフトレジスタ回路とすることもできる。図14は,ラッチ部44を設けた構成のシフトレジスタ回路41の模式的な回路図である。図14においては,ラッチ部44を実施例1のインバータ回路10,実施例2のインバータ回路20,実施例3のインバータ回路30を適宜組み合わせて構成した例を示した。尚,場合によっては,ラッチ部44を背景技術において説明したインバータ回路から構成することもできる。」

(2)引用発明1-1,1-2
以上の前記(1)の記載から,引用文献1には,以下の各発明(以下,各々「引用発明1-1」,「引用発明1-2」という。)が記載されているものと認められる。

引用発明1-1
「ブートストラップ動作を利用したインバータ回路であって,
インバータ回路は,nチャネル型トランジスタから構成され,
第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域とは接続され,
出力信号OUTは,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域との接続部から出力され,
第4出力トランジスタTR_(n_24)のゲート電極と一方のソース/ドレイン領域との間にブートストラップ容量としての容量部C_(ap2)が接続され,
トランジスタは,薄膜トランジスタ(TFT)であってもよいし,半導体基板等に形成されたトランジスタであってもよいこと 。」

引用発明1-2
「バッファ回路を2つのインバータ回路部から構成し,
インバータ回路部は,ブートストラップ動作を利用したインバータ回路であって,
インバータ回路は,nチャネル型トランジスタから構成され,
第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域とは接続され,
出力信号OUTは,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域との接続部から出力され,
第4出力トランジスタTR_(n_24)のゲート電極と一方のソース/ドレイン領域との間にブートストラップ容量としての容量部C_(ap2)が接続され,
トランジスタは,薄膜トランジスタ(TFT)であってもよいし,半導体基板等に形成されたトランジスタであってもよいこと。」

6 当審拒絶理由通知で引用された引用文献2について
当審拒絶理由通知で引用された,特開2011-77283号公報には,図面とともに,次の記載がある。

ア「【0086】
<7.第5および第6の実施の形態>
図9(A)に第5の実施形態に関わる簡略化した平面図,図9(B)に第6の実施形態に関わる簡略化した平面図を示す。図9(C)は,第5および第6の実施形態に共通な縦方向の略式構成図である。
【0087】
第5および第6の実施形態は,ボトムゲート・スタガ型TFTで,半導体チャネル保護膜がない場合に関する。とくに第5の実施形態は,第1の実施形態と同様にゲート電極13が輪郭部分30と重ならない(第1の)場合に関する。また,第6の実施形態は,前記第4の実施形態と同様に,ゲート電極13が幅方向の全幅で輪郭部分30と重なる(前記第4の)場合に関する。
【0088】
図9(A)および図9(B)に示すように,半導体チャネル保護膜がないため,第1および第2SD電極18,19が,半導体膜15に乗り上げて,一部で重なっている。したがって,輪郭部分30は,この重なり部分のゲート輪郭に相当し,2回折り曲がった屈折ライン状になっている。
エッジポイント31は,この輪郭部分30の両端,つまり半導体膜15の外郭と第1または第2SD電極18,19の外郭の交点に相当する。
【0089】
第5の実施形態では,ゲート電極13は輪郭部分30に近接するが重なっていない。ただし近接するためオン抵抗の増大は極力抑制されている。ドレイン側の寄生容量が極めて小さいことも利点の一つとなる。何よりも,エッジポイント31がゲート電極13の外側に位置するためオフリークが極めて小さい。
【0090】
第6の実施形態では,第4の実施形態と同様に,ゲート電極13の幅が,輪郭部分30の長さより短く,ゲート電極13が全幅で輪郭部分30と重なっている。
第5および第6の実施形態では,ゲート電極13とエッジポイント31の距離が,それぞれDfとDgで示されている。これらの距離DfとDgは,前記所定距離D0以上が望ましく,これによりオフリークが大幅に低減される。」

イ 図9には,以下の事項が記載されていると認められる。
寄生容量を低減するためにオフセット構造を有するTFT。

7 当審拒絶理由通知で引用された引用文献3について
当審拒絶理由通知で引用された,特開2011-86929号公報には,図面とともに,次の記載がある。

ア「【0077】
次に図1に示す論理回路の構造について図9を用いて説明する。図9は図1に示す論理回路の構造を示す図であり,図9(A)は上面図であり,図9(B)及び図9(C)は図9(A)に示す論理回路のZ1-Z2における断面図である。
【0078】
図9(A)及び図9(B)に示すように,本実施の形態における論理回路は,トランジスタ251及びトランジスタ252を有し,具体的には,基板200と,基板上にゲート電極211a及びゲート電極211bと,ゲート電極211a及びゲート電極211b上にゲート絶縁層202と,ゲート電極211a上のゲート絶縁層202上に酸化物半導体層223aと,ゲート電極211b上のゲート絶縁層202上に酸化物半導体層223bと,酸化物絶縁膜207と,保護絶縁層208を有する。
【0079】
トランジスタ251は,図1におけるトランジスタ101に相当し,基板200上にゲート電極211aが設けられ,ゲート電極211a上にゲート絶縁層202が設けられ,ゲート絶縁層202上に酸化物半導体層223aが設けられ,酸化物半導体層223aに接して一対の電極である電極215a及び電極215bが設けられ,酸化物半導体層223a上に酸化物絶縁膜207が設けられている。
【0080】
また,トランジスタ252は,図1におけるトランジスタ102に相当し,基板200上にゲート電極211bが設けられ,ゲート電極211b上にゲート絶縁層202が設けられ,ゲート絶縁層202上に酸化物半導体層223bが設けられ,酸化物半導体層223bに接して一対の電極である電極215b及び電極215cが設けられ,酸化物半導体層223b上に酸化物絶縁膜207が設けられている。
(中略)
【0090】
このような,ソース領域及びドレイン領域として機能する酸化物半導体層(214a,214b)を,チャネル形成領域として機能する酸化物半導体層223aと,ソース電極並びにドレイン電極として機能する電極(215a,215b)の間に,また,ソース領域及びドレイン領域として機能する酸化物半導体層(214c,214d)を,チャネル形成領域として機能する酸化物半導体層223bとソース電極並びにドレイン電極として機能する電極(215b,215c)の間に設けることにより,チャネル形成領域として機能する酸化物半導体層223a,223bと,ソース電極並びにドレイン電極として機能する電極が電気的に良好な接合が得られ,薄膜トランジスタ251及び薄膜トランジスタ252は安定な動作を行うことができる。また高いドレイン電圧でも良好な移動度を保持することもできる。
【0091】
また,酸化物半導体層214a及び214b,並びに酸化物半導体層214c及び酸化物半導体層214dは,必ずしも設ける必要はなく,図9(B)に示すように,酸化物半導体層214a及び214b,並びに酸化物半導体層214c及び酸化物半導体層214dが無い構成とすることもできる。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1-1との対比
ア 引用発明1-1の「第3出力トランジスタTR_(n_23),及び,第4出力トランジスタTR_(n_24)」は,nチャネル型トランジスタであるから,本願発明1の「第1のトランジスタと,第2のトランジスタと,を有し,前記第1のトランジスタ及び前記第2のトランジスタは,nチャネル型トランジスタ」という点で共通する。

イ 引用発明1-1の「出力信号OUTは,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域との接続部から出力される」点は,本願発明1の「前記第1のトランジスタのドレイン電極又は前記第2のトランジスタのソース電極から電位を出力する」点に相当する。

ウ 引用発明1-1の「ブートストラップ動作を利用したインバータ回路」は,本願発明1の「インバータ回路」に相当し,引用発明1-1の「トランジスタは,薄膜トランジスタ(TFT)であってもよいし,半導体基板等に形成されたトランジスタであってもよいこと」から,「インバータ回路」は半導体装置で構成されており,本願発明の「インバータ回路を含む半導体装置」の点を満たす。

そうすると,本願発明1と引用発明1-1とは,以下のエの点で一致し,オの点で相違する。

エ 一致点
「第1のトランジスタと,第2のトランジスタと,を有し,
前記第1のトランジスタ及び前記第2のトランジスタは,nチャネル型トランジスタであり,
前記第1のトランジスタのドレイン電極又は前記第2のトランジスタのソース電極から電位を出力するインバータ回路を有する半導体装置。」

オ 相違点
相違点1
本願発明1では,「前記第1のトランジスタのドレイン電極は,前記第2のトランジスタのソース電極と一体化されて」いるのに対して,引用発明1-1では,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域とは接続されているが,一体化について明示されていない点。

相違点2
本願発明1では,「第1のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第1のトランジスタのソース電極と重なる領域を有し,他方は,前記第1のトランジスタのドレイン電極と重なる領域を有し,
第2のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第2のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し,他方は,前記第2のトランジスタのソース電極と重なる領域と,を有し,
前記第1のトランジスタのゲート電極と,前記第1のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は,前記第2のトランジスタのゲート電極と,前記第2のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする」のに対して,引用発明1-1では,ブートストラップ容量,第1のトランジスタ及び第2のトランジスタの構造について明示されていない点。

(2)相違点に対する判断
相違点2について検討する。
相違点2に関する構成について,引用文献1ないし3には記載も示唆もされておらず,本願優先日前において周知技術であるともいえない。
また,当該構成を有することにより,別途容量を形成しなくても,第2のトランジスタのソース電極は,第2のトランジスタのトランジスタのゲート電極と重なる領域の面積を広くすることで容量を大きくすることができる(本願明細書の段落【0057】)。また,第2のトランジスタのドレイン電極は,第2のトランジスタのゲート電極と重ならない位置に形成される。(同【0058】)その結果,容量を別途形成しなくともよいため回路の占有面積を小さくすることができるという有利な効果を奏する(同【0062】)。
したがって,本願発明1は,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明することができたとはいえない。

(3)まとめ
よって,本願発明1は,特許法第29条第2項の規定により特許を受けることができないものではない。

2 本願発明2について
(1)本願発明2と引用発明1-2との対比
本願発明2は,本願発明1の「インバータ回路」を「バッファ回路」に置き換えたものであり,引用発明1-2の「バッファ回路」は,2つの引用発明1-1の「インバータ回路」から構成されるものである。
本願発明2と引用発明1-2を,前記1(1)を参照して対比すると,以下のアの点で一致し,イの点で相違する。

ア 一致点
第1のトランジスタと,第2のトランジスタと,を有し,
前記第1のトランジスタ及び前記第2のトランジスタは,nチャネル型トランジスタであり,
前記第1のトランジスタのドレイン電極又は前記第2のトランジスタのソース電極から電位を出力するバッファ回路を有する半導体装置。

イ 相違点
相違点1
本願発明2では,「前記第1のトランジスタのドレイン電極は,前記第2のトランジスタのソース電極と一体化されて」いるのに対して,引用発明1-2では,第3出力トランジスタTR_(n_23)の一方のソース/ドレイン領域と第4出力トランジスタTR_(n_24)の一方のソース/ドレイン領域とは接続されているが,一体化について明示されていない点。

相違点2
本願発明2では,「第1のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第1のトランジスタのソース電極と重なる領域を有し,他方は,前記第1のトランジスタのドレイン電極と重なる領域を有し,
第2のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第2のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し,他方は,前記第2のトランジスタのソース電極と重なる領域と,を有し,
前記第1のトランジスタのゲート電極と,前記第1のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は,前記第2のトランジスタのゲート電極と,前記第2のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする」のに対して,引用発明1-2では,ブートストラップ容量,第1のトランジスタ及び第2のトランジスタの構造について明示されていない点。

(2)相違点に対する判断
相違点2は,本願発明1の相違点2と同じ内容であるから,前記1(2)と同様の判断となる。
したがって,本願発明2は,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明することができたとはいえない。

(3)まとめ
よって,本願発明2は,特許法第29条第2項の規定により特許を受けることができないものではない。

第7 原査定の概要及び原査定についての判断
原査定は,平成28年3月24日付けの手続補正書により補正された請求項1ないし3に係る発明について,引用文献A-Dに基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により,特許を受けることできない,というものである。
しかしながら,平成29年12月25日付けの手続補正書により補正された請求項1および2には,「第1のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第1のトランジスタのソース電極と重なる領域を有し,他方は,前記第1のトランジスタのドレイン電極と重なる領域を有し,
第2のトランジスタのゲート電極のチャネル長方向の端面の一方は,前記第2のトランジスタのソース電極とドレイン電極の間隙と重なる領域を有し,他方は,前記第2のトランジスタのソース電極と重なる領域と,を有し,
前記第1のトランジスタのゲート電極と,前記第1のトランジスタのドレイン電極とが重なる領域のチャネル長方向の幅は,前記第2のトランジスタのゲート電極と,前記第2のトランジスタのソース電極とが重なる領域のチャネル長方向の幅よりも小さいことを特徴とする」構成を含み,当該構成については,引用文献A-Dには,記載も示唆も無く,引用文献A-Dに記載された発明に基づいて当業者が容易に発明をすることができたものではない。
したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,本願発明1および2は当業者が引用文献A-D及び1-3に記載された発明に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-04-09 
出願番号 特願2012-109177(P2012-109177)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 小堺 行彦篠原 功一  
特許庁審判長 深沢 正志
特許庁審判官 加藤 浩一
大嶋 洋一
発明の名称 半導体装置  

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