• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1340009
審判番号 不服2017-14328  
総通号数 222 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-06-29 
種別 拒絶査定不服の審決 
審判請求日 2017-09-27 
確定日 2018-05-29 
事件の表示 特願2014-549328「半導体装置の製造方法」拒絶査定不服審判事件〔平成25年 7月 4日国際公開、WO2013/097573、平成27年 3月 2日国内公表、特表2015-506578、請求項の数(9)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2012年(平成24年)11月28日(パリ条約による優先権主張外国庁受理2011年12月29日,中国)を国際出願日とする出願であって,平成28年9月14日付けで拒絶理由が通知され,同年12月20日付けで意見書が提出されるとともに手続補正がされたが,平成29年5月31日付けで拒絶査定(原査定)がされ,これに対し,同年9月27日に拒絶査定不服審判が請求されたものである。

第2 原査定の概要
原査定(平成29年5月31日付け拒絶査定)の概要は次のとおりである。
本願請求項1及び2に係る発明は,以下の引用文献1ないし3に記載された発明に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開平8-236639号公報
2.特開2007-48888号公報
3.特開平10-270709号公報

第3 本願発明
本願請求項1ないし9に係る発明(以下,それぞれ「本願発明1」ないし「本願発明9」という。)は,平成28年12月20日付け手続補正書で補正された特許請求の範囲の請求項1ないし9に記載された事項により特定される発明であって,本願発明1は以下のとおりである。

「LDMOS領域およびCMOS領域を含む半導体基板を用意するステップと,
前記半導体基板上に犠牲酸化層を形成するステップと,
前記犠牲酸化層を除去するステップと,
犠牲酸化により処理された前記半導体基板上にマスク層を形成するステップと,
前記マスク層をマスクとして用いてLDMOSドリフト領域を形成し,前記ドリフト領域上にドリフト領域酸化膜を形成するステップと,
前記マスク層を除去するステップと,
を含む半導体装置の製造方法。」

なお,本願発明2ないし9は,本願発明1を減縮した発明である。

第4 引用文献,引用発明等
1 引用文献1について
原査定の拒絶の理由に引用された上記引用文献1には,図面とともに次の事項が記載されている。

「【0001】【産業上の利用分野】本発明は高耐圧半導体装置に関し,特にMOS型の高耐圧トランジスタを含んだ高耐圧半導体装置に関する。」

「【0030】本実施例による出力バッファの最終段をなすPチャネルの高耐圧MOSトランジスタは,Nウェル112に接続されたNウェル102aa(およびPウェル103aa)表面に形成され,Pウェル103aaおよびP^(+) 型拡散層107aからなるドレイン領域とP^(+) 型拡散層107bからなるソース領域とゲート酸化膜105とゲート電極106aとから構成される。本実施例による内部回路を構成するCMOSトランジスタのPチャネルMOSトランジスタは,Nウェル102b表面に形成され,一対のP^(+) 型拡散層107cからなるソース・ドレイン領域とゲート酸化膜105とゲート電極106bとから構成される。これらのCMOSトランジスタのNチャネルMOSトランジスタは,Pウェル103b表面に形成され,一対のN^(+) 型拡散層108からなるソース・ドレイン領域とゲート酸化膜105とゲート電極106cとから構成される。」

「【0035】高耐圧半導体装置の製造工程の断面模式図である図3(および図1)を参照すると,上記第1の実施例の高耐圧半導体装置の製造方法の一例は,以下のようになっている。
【0036】まず,P型シリコン基板101の表面にパッド酸化膜(図示せず)と膜厚100nm程度の窒化シリコン膜152とが形成される。P型シリコン基板101の表面の環状をなす第1の領域とこの第1の領域から隔離された第2の領域とに開口部を有し,2μm程度の膜厚を有するフォトレジスト膜112Aが形成され,このフォトレジスト膜122Aをマスクにして窒化シリコン膜152がエッチング除去される。フォトレジスト膜122A並びに窒化シリコン膜152をマスクにして,例えば400KeV,1×10^(12)cm^(-2)の燐のイオン注入と例えば800KeV,1×10^(12)cm^(-2)の燐のイオン注入とが行なわれ,第1の領域並びに第2の領域直下のP型シリコン基板101中にはそれぞれ燐イオン注入層132aと燐イオン注入層132bとが形成される〔図3(a)〕。
【0037】次に,上記フォトレジスト膜122A(およびパッド酸化膜)が除去された後,上記窒化シリコン膜152をマスクにして,1000℃,1時間程度の熱酸化が行なわれ,第1,第2の領域には膜厚1μm程度の酸化シリコン膜153が形成される。この熱酸化において,燐イオン注入層132a,132bが活性化され,第1,第2の領域にはそれぞれNウェル102a,102bが形成される。Nウェル102a,102bの接合の深さは,それぞれ1.2μm程度である。窒化シリコン膜152が除去された後,酸化シリコン膜153をマスクにして,例えば300KeV,4×10^(11)cm^(-2)のボロンのイオン注入が行なわれ,(第1の領域に取り囲まれた)第3の領域並びに(第1,第2および第3の領域以外の)第4の領域直下のP型シリコン基板101中にはそれぞれボロンイオン注入層133aが形成される。続いて,酸化シリコン膜153をマスクにして,例えば100KeV,1×10^(12)cm^(-2)のボロンのイオン注入と例えば30Kev,4×10^(12)cm^(-2)のボロンのイオン注入とが行なわれ,第3,第4の領域域直下のP型シリコン基板101中にはそれぞれボロンイオン注入層133bが形成される〔図3(b)〕。
【0038】次に,酸化シリコン膜153(およびパッド酸化膜)が除去され,950℃の熱酸化により,P型シリコン基板101の表面には再び膜厚40nm程度の犠牲酸化膜(図示せず)が形成される。この熱酸化において,ボロンイオン注入層133a,133bが活性化され,第3,第4の領域にはそれぞれPウェル103a,103bが形成される。これらPウェル103a,103bの接合の深さはそれぞれ1.0μm程度である〔図3(c)〕。
【0039】次に,第1の領域に内包されて第3の領域を内包する姿態を有した開口部を有し,2μm程度の膜を有するフォトレジスト膜122Bをマスクにして,例えば1MeV,4×10^(12)cm^(-2)の燐のイオン注入が行なわれ,P型シリコン101内の(Pウェル103a並びに)Nウェル102aの底部より深い位置に燐イオン注入層142が形成される〔図3(d)〕。その後,フォトレジスト膜122B(および犠牲酸化膜)が除去される〔図3(e)〕。
【0040】次に,P型シリコン基板101表面での開口部114a?114dの形成予定領域に,窒化シリコン膜(図示せず)が残置される。これらの窒化シリコン膜をマスクにして980℃での選択酸化が行なわれ,P型シリコン基板101の表面には膜厚300nm程度のフィールド酸化膜104が形成される。この際,上記燐イオン注入層142が活性化され,Nウェル112が形成される。これに伴ない,Nウェル102aはNウェル102aaになり,Pウェル103aはPウェル103aaになる。このNウェル102aaは,深さが1μmから2μmまでな範囲に存在すれば目的を果すのであるが,上述のように高エネルギーイオン注入を用いてるため深さが1μmから2.5μmまでの範囲になる。
【0041】次に,上記窒化シリコン膜を除去され,それらの場所が,実効的に開口部114a?114dとなる。その後,900℃の熱酸化により開口部114a?114dの部分に膜厚10nm程度のゲート酸化膜105が形成される。さらに目的に応じて,しきい値制御用のイオン注入が行なわれる。ゲート電極106a?106cが形成される。
【0042】次に,少なくとも開口部114a,開口部114b並びに開口部114cの所定の部分を覆うフォトレジスト膜(図示せず)とゲート電極106cとフィールド酸化膜104とをマスクにした例えば70KeV,3×10^(15)cm^(-2)の砒素のイオン注入等が行なわれ,上記開口部114dの部分のPウェル103b表面にはフィールド酸化膜104とゲート電極106cとに自己整合的なN+ 型拡散層108が形成される。続いて,少なくとも上記開口部114dの所定の部分を覆うフォトレジスト膜(図示せず)とゲート電極106a,106bとフィールド酸化膜104とをマスクにした例えば70KeV,3×10^(15)cm^(-2)の2弗化ボロン(BF2 )のイオン注入等が行なわれ,開口部114aの部分のPウェル103aa表面にはフィールド酸化膜104に自己整合的なP^(+) 型拡散層107aが形成され,開口部114bの一部のNウェル102aa表面にはフィールド酸化膜104とゲート電極106aとに自己整合的なP^(+) 型拡散層107bが形成され,開口部114cの部分のNウェル102b表面にはフィールド酸化膜104とゲート電極106bとに自己整合的なP^(+) 型拡散層107cが形成される〔図1(a),(b)〕。なお,本実施例ではNウェル・コンタクト用のN+ 型拡散層およびPウェル・コンタクト用のP^(+) 型拡散層は明示してないが,これらの拡散層は必要に応じて設けることができる。」

したがって,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

「高耐圧MOSトランジスタが形成される領域及びCMOSトランジスタが形成される領域を含むP型シリコン基板101を用意するステップと,
前記P型シリコン基板101上に犠牲酸化膜を形成するステップと,
前記犠牲酸化膜を除去するステップと,
犠牲酸化により処理された前記P型シリコン基板101上に窒化シリコン膜を形成するステップと,
前記窒化シリコン膜をマスクとして用いてフィールド酸化膜104を形成するステップと,
前記窒化シリコン膜を除去するステップと,
を含む高耐圧半導体装置の製造方法。」

2 引用文献2について
原査定の拒絶の理由に引用された上記引用文献2には,図面とともに次の事項が記載されている。

「【0038】(3)次に,図4に示すように,半導体層10の上に犠牲酸化物層96および第2マスク層98を選択的に形成する。犠牲酸化物層96および第2マスク層98は,高耐圧トランジスタ形成領域100においては,素子分離領域20およびオフセット絶縁層38が形成される領域の上方に開口部を有するように形成される。また,犠牲酸化物層96および第2マスク層98は,低耐圧トランジスタ形成領域200においては,素子分離領域20が形成される領域の上方に開口部を有するように形成される。犠牲酸化物層96は,例えば熱酸化法などにより形成することができる。第2マスク層98としては,例えば窒化シリコンなどを用いることができる。第2マスク層98は,例えばCVD法などにより形成することができる。
【0039】次に,半導体層10および第2マスク層98の上に,所定のパターンのレジスト層(図示せず)を形成する。このレジスト層は,p型のチャネルストッパ領域25が形成される領域の上方に開口部を有するように形成される。次に,このレジスト層をマスクとして,p型の不純物イオンを半導体層10に注入する。これにより,チャネルストッパ領域25が形成される。その後,このレジスト層を除去する。
【0040】次に,図4に示すように,半導体層10および第2マスク層98の上に,所定のパターンのレジスト層R2を形成する。レジスト層R2は,高耐圧トランジスタ形成領域100において,オフセット不純物層40が形成される領域の上方に開口部を有するように形成される。次に,レジスト層R2をマスクとして,n型の不純物イオンを半導体層10に注入する。これにより,オフセット不純物層40が形成される。
【0041】(4)次に,レジスト層R2を除去する。次に,図5に示すように,例えばLOCOS法などにより,オフセット絶縁層38および素子分離領域20を形成する。次に,第2マスク層98および犠牲酸化物層96を除去する。次に,n型高耐圧トランジスタ100nのゲート絶縁層30,n型低耐圧トランジスタ200nのゲート絶縁層50,およびp型低耐圧トランジスタ200pのゲート絶縁層70を半導体層10の上に形成する。ゲート絶縁層30,50,70は,例えば熱酸化法などにより形成される。ゲート絶縁層30,50,70の膜厚は,各トランジスタの電圧仕様により適宜設定されるが,例えば10nm?300nmである。」

3 引用文献3について
また,原査定の拒絶の理由に引用された上記引用文献3には,図面とともに次の事項が記載されている。

「【0001】【発明の属する技術分野】本発明は,LDMOS(lateral double一diffusedMOS)トランジスタ素子及びその製造方法に関する。
【0002】【従来の技術】次世代の知能型パワー集積回路はアナログ機能及びVLSlロジックとともに高密度パワ一素子を要求する。DMOS(double一diffused MOS)トランジスタは高電圧を処理できるパワー素子として適している。この素子において,一つの特徴的メリットは,単位面積当たりの電流駆動能力あるいは単位面積当たりのオン抵抗にある。単位面積当たりのオン抵抗は,MOS素子のセル面積が縮小されることによって減少させることができる。」

「【0037】次に,酸化膜58を除去した後,半導体層14上の全面に図3(b)に示すようにゲート絶縁膜用酸化膜28,第2マスキング層としてのSi_(3) N_(4) のような窒化膜64,フォトレジスト膜66を順次に形成する。そして,フォトレジスト膜66を図に示すようにパターニングした後,該パターニングされたフォトレジスト膜66をマスクとして窒化膜64さらにはゲート絶縁膜用酸化膜28をエッチングし,これらの膜64,28に図に示すように開口部を形成する。その後,窒化膜64をマスクとして,開口部部分からn^(0) 型の不純物を半導体層14に注入することにより,第2ドーピング領域44bに隣接する半導体層14部分と,該部分に隣接する第2ドーピング領域44b部分にn^(0) 型第4ドーピング領域形成用のn^(0) 型イオン注入層46を形成する。この際,n^(0) 型イオン注入層46は約1?4E13at/cm^(2) のドーピング濃度を持つ。
【0038】その後,フォトレジスト膜66を除去した後,窒化膜64をマスクとしてLOCOS工程を実施する。すると,図4(a)に示すように,フィールド酸化膜27bが,第2ドーピング領域44bと,それと隣接する半導体層14部分に跨がって,かつラウンド形状の下面が半導体層14に食い込んで,半導体層14の表面部に形成される。また,同時に,イオン注入層46の不純物が拡散するので,フィールド酸化膜27bと同様に第2ドーピング領域44bと半導体層14部分に跨がって,かつフィールド酸化膜27bの下面を囲んでn^(0) 型の第4ドーピング領域46bが形成される。」

4 その他の文献について
(1)原査定において付記された引用文献4(特開平11-145470号公報)には,図面とともに次の事項が記載されている。

「【0022】まず,図2(a)の如く,半導体基板201上にパッド絶縁膜202を5nmから30nm程度形成する。前記パッド熱酸化202は,例えば,900℃から1000℃の乾燥雰囲気中で行う。そして,前記パッド絶縁膜202上にシリコン窒化膜203を30nmから200nm程度形成する。
【0023】・・・
【0024】次に図2(c)の如く,前記シリコン窒化膜203及び,前記パッド酸化膜202を除去した後,熱酸化法により,半導体基板201上に犠牲酸化膜205を10nmから40nm程度形成する。」

(2)さらに,原査定において付記された引用文献5(特開2002-237591号公報)には,図面とともに次の事項が記載されている。

「【0013】・・・この結果,図4Dに示す構造になる。ここでLOCOS窒化物414をはがし,犠牲酸化工程を実施して,表面の品質を改善し(例えば30nmの酸化物を成長させた後,80nmをエッチバックする),ゲート酸化物を例えば30-40nmの厚さまで成長させる。・・・」

(3)そして,原査定において付記された引用文献6(米国特許出願公開第2010/0102388号明細書)には,図面とともに次の事項が記載されている。

「[0033] As illustrated in FIG. 3E , a thermal oxidation step is performed to form a thin LOCOS isolation layer 210 on the portion of N-tub 202 exposed through opening 208 . In the described embodiment, thin isolation layer 210 has a total thickness of about 500 Angstroms.・・・」
(仮訳)「[0033] 図3Eに示すように,熱酸化工程は,開口部208を介して露出されたN型タブ202の部分の上に薄いLOCOS分離層210を形成する。記載された実施形態では,膜厚の薄い分離層210は,約500オングストロームの厚さを有する。・・・」

第5 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 本願発明1における「LDMOS」は,本願の発明の詳細な説明の【0002】に,「集積回路の継続的な開発に伴い,空間を節約するために,同じチップに同時に様々な装置が製作されている。たとえば,BCD(バイポーラ-CMOS-DMOS)処理では,高電圧(HV)の横方向拡散金属酸化膜半導体(LDMOS)および低電圧(LV)のCMOS装置が同じチップ上に統合される。」と記載されているように,高電圧(高耐圧)のMOSであるといえる。そうすると,引用発明における「高耐圧MOSトランジスタが形成される領域」と,本願発明1における「LDMOS領域」は,いずれも「高耐圧MOS領域」ということができる。

イ 引用発明における「CMOSトランジスタが形成される領域」は,本願発明1における「CMOS領域」に相当する。

ウ 引用発明における「P型シリコン基板101」は,「半導体基板」である。

エ 引用発明の「犠牲酸化膜」,「窒化シリコン膜」及び「フィールド酸化膜104」は,本願発明1における「犠牲酸化層」,「マスク層」及び「ドリフト領域酸化膜」に相当する。

オ 引用発明の「高耐圧半導体装置」は,「半導体装置」の一種である。

したがって,本願発明1と引用発明との間には,次の一致点及び相違点がある。

(一致点)
「高耐圧MOS領域およびCMOS領域を含む半導体基板を用意するステップと,
前記半導体基板上に犠牲酸化層を形成するステップと,
前記犠牲酸化層を除去するステップと,
犠牲酸化により処理された前記半導体基板上にマスク層を形成するステップと,
前記マスク層をマスクとして用いてドリフト領域酸化膜を形成するステップと,
前記マスク層を除去するステップと,
を含む半導体装置の製造方法。」

(相違点)
(相違点1)半導体基板(P型シリコン基板101)が含んでいる「高耐圧MOS領域」について,本願発明1は,「LDMOS領域」であるのに対し,引用発明は,「高耐圧MOSトランジスタが形成される領域」である点。
(相違点2)マスク層(窒化シリコン膜)をマスクとして用いてドリフト領域酸化膜(フィールド酸化膜104)を形成するステップについて,本願発明1は,「マスク層をマスクとして用いてLDMOSドリフト領域を形成し」,次に,「前記ドリフト領域上にドリフト領域酸化膜を形成する」のに対し,引用発明は,「マスク層(窒化シリコン膜)をマスクとして用いて」「ドリフト領域酸化膜(フィールド酸化膜104)を形成する」ものの,その前に,当該「マスク層(窒化シリコン膜)」を用いて「LDMOSドリフト領域」を形成しておらず,「前記ドリフト領域上に」形成するものでもない点。

(2)相違点についての判断
(相違点1)について
例えば,引用文献3の【0001】ないし【0002】に記載されているように,「LDMOS」は,高耐圧MOSトランジスタの一種として周知である。
そして,引用文献1に記載された「高耐圧半導体装置」における「高耐圧MOSトランジスタ」は,その種類が特定されているものではないし,「LDMOS」が排除されているものでもない。
そうすると,引用発明の「高耐圧半導体装置」において,「高耐圧MOSトランジスタ」として周知の「LDMOS」を採用することは,当業者であれば容易に想到し得るものであり,その場合,「高耐圧MOSトランジスタが形成される領域」が,「LDMOS領域」となることは明らかである。

(相違点2)について
引用文献1の【0040】ないし【0041】によれば,引用発明として認定したとおり,「マスク層(窒化シリコン膜)」は,「ドリフト領域酸化膜(フィールド酸化膜104)」を形成するものであるところ,それ以外の膜や層を形成することは記載も示唆もない。
そして,上記「(相違点1)について」の項で説示したように,引用発明において,「LDMOS」を採用した場合に,本願発明1の「LDMOSドリフト領域」に相当するのは,引用文献1の図1や図3に示される「Pウェル103aa(103a)」であると認められるが,引用文献1の【0037】ないし【0040】の記載によれば,当該「Pウェル103aa(103a)」を形成するために用いられるマスクは,犠牲酸化膜が形成される前に除去される「酸化シリコン膜153」であって,「マスク層(窒化シリコン膜)」ではない。
そうすると,引用文献1に開示された高耐圧半導体装置の製造工程において,「マスク層(窒化シリコン膜)」を用いて,「LDMOSドリフト領域(Pウェル103aa(103a))」を形成しようとする動機はないし,図1を参酌すると,「ドリフト領域酸化膜(フィールド酸化膜104)」と「LDMOSドリフト領域(Pウェル103aa(103a))」は,その形状や配置が大きく異なることから,両者を同一のマスクを用いて形成することは困難である(仮に,「Pウェル103aa(103a)」を形成するためのマスクである「酸化シリコン膜153」を,「ドリフト領域酸化膜(フィールド酸化膜104)」を形成するために同一のマスクとして用いようとしても,上述のとおり,当該「酸化シリコン膜153」は,犠牲酸化膜が形成される前に除去されるのであるから,「ドリフト領域酸化膜(フィールド酸化膜104)」を形成することはできない。)。
したがって,引用発明において,「マスク層(窒化シリコン膜)」を用いて,「LDMOSドリフト領域(Pウェル103aa(103a))」を形成することはできず,かえって,その製造工程や,形状,配置を考慮すると,相違点2に係る構成に変更することに阻害要因があるというべきである(なお,上記「第4 引用文献,引用発明等」の「2 引用文献2について」,「3 引用文献3について」及び「4 その他の文献について」の項における引用文献2ないし6の記載は,当該判断を左右するものではない。)。
以上によれば,相違点2に係る構成は,当業者であっても容易に想到し得るものではない。

(3)本願発明1についての結論
したがって,本願発明1は,当業者が,引用発明及び引用文献2ないし6に記載された技術的事項に基づいて,容易に発明をすることができたものとは認められない。

2 本願発明2ないし9について
本願発明2ないし9は,上記「第3 本願発明」で説示したとおり,本願発明1を減縮するものであって,本願発明1と同一の発明特定事項を備えるものであるから,本願発明1と同一の理由により,当業者が,引用発明及び引用文献2ないし6に記載された技術的事項に基づいて,容易に発明できたものとは認められない。

第6 むすび
以上のとおり,本願発明1ないし9は,当業者が,引用発明及び引用文献2ないし6に記載された技術的事項に基づいて容易に発明をすることができたものではないから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-05-16 
出願番号 特願2014-549328(P2014-549328)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 小堺 行彦  
特許庁審判長 飯田 清司
特許庁審判官 梶尾 誠哉
小田 浩
発明の名称 半導体装置の製造方法  
代理人 八田国際特許業務法人  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ