• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1340566
審判番号 不服2017-5986  
総通号数 223 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-07-27 
種別 拒絶査定不服の審決 
審判請求日 2017-04-26 
確定日 2018-05-17 
事件の表示 特願2012-216127「半導体装置の製造方法」拒絶査定不服審判事件〔平成26年 4月21日出願公開,特開2014- 72306〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成24年9月28日に出願したものであって,その手続の経緯は以下のとおりである。

平成27年 8月17日 審査請求
平成28年 9月 8日 拒絶理由通知
平成28年10月27日 意見書・補正書
平成29年 1月31日 拒絶査定
平成29年 4月26日 審判請求
平成29年 8月24日 拒絶理由通知(以下,「当審拒絶理由通知」という。)
平成29年10月10日 意見書・手続補正
平成29年11月20日 最後の拒絶理由通知
平成29年12月18日 意見書・補正書

第2 本願発明について
本願の請求項に係る発明は,平成29年12月18日付け手続補正により補正された特許請求の範囲の請求項1ないし5に記載された事項により特定されるものと認められるところ,その請求項1に係る発明(以下,「本願発明」という。)は,以下のとおりのものである。
「【請求項1】
p型のベース領域をn型の半導体基体上に形成するステップと,
前記ベース領域上にn型のエミッタ領域を形成するステップと,
前記半導体基体の前記上面に対向する下面から,前記半導体基体の下面側にp型不純物を注入するステップと,
前記下面から離間した領域よりも前記下面近傍において前記p型不純物の活性化率が高いように前記半導体基体を前記下面側から加熱して,p型のコレクタ領域を前記半導体基体の前記下面側に形成するステップと
を含み,前記下面側での前記活性化率を100%とした場合に前記上面側での前記活性化率が40%以下であるように低ライフタイム層を前記コレクタ領域に形成することを特徴とする半導体装置の製造方法。」

第3 当審拒絶理由通知の概要
当審拒絶理由通知の概要は以下のとおりである。

1.(新規性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

2.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・理由 1,2
・請求項 1?10
・引用文献 1
・備考
<請求項1,3について>
引用文献1の,特に,【0063】?【0070】及び図1には,「互いに対向するn^(-)ドリフト領域1側の上面とコレクタ電極9側の下面の主面を有するp^(+) コレクタ領域8(請求項1において「第1導電型のコレクタ領域」に相当)において,p型不純物である硼素(請求項3の「第1導電型不純物がボロンであること」に相当)の前記上面側における活性化率が10%以下(請求項1において「第1の主面側での前記活性化率が40%以下」に相当)であるp^(+) コレクタ領域8内の低ライフタイム領域10と,前記下面側では,p型不純物である硼素がほぼ完全に活性化された(請求項1において「第2の主面側での活性化率を100%とした場合」に相当)p^(+) コレクタ領域8と,
p^(+ )コレクタ領域8の上面側に配置されたn^(-)ドリフト領域1を含む半導体ウエハ(請求項1において「第2導電型の半導体基体」に相当)と,n^(-)ドリフト領域1上に配置されたpベース領域2(請求項1において「第1導電型のベース領域」に相当)と,pベース領域2上に配置されたn^(+)エミッタ領域3(請求項1において「第2導電型のエミッタ領域」に相当)と,n-ドリフト領域1とn^(+)エミッタ領域3間でpベース領域2上に配置されたゲート絶縁膜5a,5b(請求項1において「ゲート絶縁膜」に相当)と,ゲート絶縁膜5a,5bを介して前記pベース領域2上に対向して配置されたゲート電極6(請求項1において「ゲート電極」に相当)と,p^(+) コレクタ領域8の下面に配置されたコレクタ電極9(請求項1において「コレクタ電極」に相当)を備えたIGBT(請求項1において,「半導体装置」に相当)。」
が開示されている。
<請求項2について>>
引用文献1の,特に,【0107】?【0114】及び図15,18,19には,n-ドリフト領域1とp+ コレクタ領域8との間にn^(-)ドリフト領域1よりも低い抵抗率を有するnバッファ領域13(請求項2において「バッファ領域」に相当)を形成し得ることが開示されている。
<請求項4について>
引用文献1の,特に,【0070】には,p^(+) コレクタ領域8内の低ライフタイム領域10は0.4μm?1.2μm,p^(+) コレクタ領域8内のコレクタ電極側の完全に活性化されている領域が0.5μm?0.8μ以下とすることが望ましいと記載されており,当該記載から,一例として両者の大きな方の値を加算すると,少なくとも2μmの膜厚を備えたp^(+) コレクタ領域8が開示されている(請求項4において「コレクタ領域の膜厚が3μm以下」に相当)。
<請求項5について>
引用文献1の,特に,【0103】?【0105】には,エミッタ領域及びベース領域を貫通するトレンチ(請求項5において「溝」に相当)が形成され,ゲート絶縁膜5aが溝の内壁上に配置され,ゲート電極6がトレンチ内に埋め込まれているトレンチゲート型IGBTが開示されている。
<請求項6について>
引用文献1の,特に【0071】?【0091】及び図2?15には,
「pベース領域2(請求項6において「第1導電型のベース領域」に相当)をn^(-)ドリフト領域1を含む半導体ウエハ(請求項6において「第2導電型の半導体基体」に相当)上に形成するステップと,
前記pベース領域2上にn^(+)エミッタ領域3(請求項6において「第2導電型のエミッタ領域」に相当)を形成するステップと,
前記半導体ウエハの前記上面に対向する下面から,前記半導体ウエハの下面側にp型不純物として硼素(請求項6において「第1導電型不純物」に相当)を注入するステップと,
前記下面から離間した低ライフタイム領域10における活性化率よりも前記下面近傍のp^(+)コレクタ領域8の活性化率が高いように前記半導体ウエハを前記下面側から加熱して,p^(+)コレクタ領域8(請求項6において「第1導電型のコレクタ領域」に相当)を前記半導体ウエハの前記下面側に形成するステップと
を含み,前記下面側では,電気的に完全に活性化し(請求項6において「活性化率を100%とした場合」に相当)に前記低ライフタイム領域10内の活性化率が10%以下(請求項6において「上面側での前記活性化率が40%以下」に相当)であるように前記p^(+)コレクタ領域8を形成することを特徴とするIGBTの製造方法(請求項6において「半導体装置の製造方法」に相当)。」
が開示されている。
<請求項7について>
引用文献1の,特に,【0107】?【0114】及び図15,18,19には,IGBTの製造方法において,p^(+)コレクタ領域8(請求項7において「コレクタ領域」に相当)を形成するために半導体ウエハ(請求項7において「半導体基体」に相当)を前記下面側からレーザアニール(請求項7において「加熱する」に相当)のステップの前に,熱拡散処理(請求項7において「アニール処理」に相当)によって前記半導体ウエハの前記下面側にnバッファ領域13(請求項7において「第2導電型のバッファ領域」に相当)を形成するステップを追加し得ることが開示されている。
<請求項8,9について>
引用文献1の,特に,【0088】には,p^(+)コレクタ領域8を形成するために,n^(-)ドリフト領域1に注入されたp型不純物である硼素を活性化する際,シリコンが融解する臨界の照射エネルギー密度よりも低い照射エネルギーであるレーザを用いた活性化技術(請求項9において「レーザアニール法」に相当)が開示されており,具体的な温度範囲としては,シリコンの融解温度は約1410℃であることから,約1410℃を越えない範囲の温度による加熱であると解される(請求項8において「コレクタ形成時に1200℃乃至1300℃の温度で第1導電型不純物が注入された前記半導体基体を加熱すること」に相当)。
<請求項10について>
引用文献1の,特に,【0103】?【0105】,図27には,エミッタ領域及びベース領域を貫通するトレンチ(請求項10において「溝」に相当)を形成するステップと,トレンチ内にゲート絶縁膜5aを形成するステップと,ゲート絶縁膜5aが形成されたトレンチの内部にゲート電極6を形成するトレンチゲート型IGBTの製造方法が開示されている。

引 用 文 献 等 一 覧
1.国際公開第2012/056536号

第4 引用文献,引用発明等
1 引用文献の記載事項
当審拒絶理由通知で引用された国際公開第2012/056536号(以下,「引用文献」という。)には,図面とともに次の記載がある。(下線は当審において付加した。以下同じ。)
(1)「[0071] 図2?15は,実施の形態1にかかる半導体装置の製造過程を示す断面図である。例えば,1700Vの耐圧を有するプレーナゲート構造のIGBTを作製する方法について説明する。ここでは,ウエハのおもて面を上にして図示しているが,半導体ウエハの面は,各工程において適宜反転されているものとする(以下,図16?20においても同様)。まず,n^(-)ドリフト領域1となるn^(-)型のFZウエハを用意する。FZウエハの抵抗率は,例えば80Ω・cm以上120Ω・cm以下であってもよい。ついで,イオン注入および熱拡散処理によって,終端構造が形成される領域の,n^(-)ドリフト領域1のおもて面の表面層に,フローティングのp領域(不図示)を形成する(図35参照)。ついで,フローティングのp領域の形成によって活性領域の,n^(-)ドリフト領域1のおもて面の表面に形成された酸化膜(不図示)を除去する。以下,活性領域に形成される各領域について説明する。
[0072] ついで,図2に示すように,n^(-)ドリフト領域1のおもて面の表面に,酸化膜領域5bとなる熱酸化膜を成長させる。熱酸化膜の厚さは,例えば,700μm以上1000μm以上であってもよい。ついで,フォトリソグラフィにより,酸化膜領域5bとなる熱酸化膜の表面に,熱酸化膜の一部が露出するように開口するレジストマスク21を形成する。ついで,レジストマスク21をマスクとしてエッチングを行い,レジストマスク21の開口部に露出する熱酸化膜を除去する。これにより,n^(-)ドリフト領域1のおもて面の表面に,酸化膜領域5bが形成される。そして,レジストマスク21を除去し,FZウエハを洗浄する。ここで,エッチング方法として,ウエットエッチングを用いてもよいし,ドライエッチングを用いてもよい(以下,熱酸化膜をエッチングする処理において同様)。
[0073] ついで,図3に示すように,n^(-)ドリフト領域1のおもて面側に,スクリーン酸化膜22を成長させる。ついで,n^(-)ドリフト領域1のおもて面に,スクリーン酸化膜22の上から例えばリン(P)イオンをイオン注入する。ここで,イオン注入の加速エネルギーを例えば100keVとし,ドーズ量を1.0×10^(12)cm^(-2)以上1.5×10^(12)cm^(-2)以下としてもよい。これにより,n^(-)ドリフト領域1のおもて面の,表面に酸化膜領域5bが形成されていない部分の表面層に,n領域11となる不純物領域が形成される。
[0074] ついで,熱拡散処理によって,n領域11となる不純物領域を拡散させる。例えば,不活性ガス雰囲気下において1150℃で5時間の熱拡散処理を行ってもよい。これにより,図4に示すように,n領域11が形成される。ついで,図5に示すように,ウエットエッチングによって,FZウエハ表面のシリコンが露出するまで酸化膜を除去する。これにより,スクリーン酸化膜22が除去される。ついで,n^(-)ドリフト領域1のおもて面側に,ゲート絶縁膜5aを成長させる。これにより,ゲート絶縁膜5aは,酸化膜領域5bに接する。ついで,n^(-)ドリフト領域1のおもて面側の全面に,ゲート電極6となるn型の低抵抗率のポリシリコン層を堆積する。ここで,ポリシリコン層の厚さは,例えば,0.4μm以上0.8μm以上であってもよい。
[0075] ついで,図6に示すように,フォトリソグラフィにより,ゲート電極6となるポリシリコン層の表面に,ポリシリコン層の一部が露出するように開口するレジストマスク23を形成する。ついで,レジストマスク23をマスクとして等方性エッチングまたは異方性エッチングを行い,レジストマスク23の開口部に露出するポリシリコン層を除去する。これにより,n^(-)ドリフト領域1のおもて面の表面に,ゲート絶縁膜5aおよび酸化膜領域5bを介してゲート電極6が形成される。そして,レジストマスク23を除去し,FZウエハを洗浄する。
[0076] ついで,図7に示すように,n^(-)ドリフト領域1のおもて面に,ゲート電極6をマスクとしてゲート電極6に自己整合するように例えば硼素(B)イオンFZウエハの表面に対して垂直な方向からイオン注入する。ここで,イオン注入の加速エネルギーを例えば45keVとし,ドーズ量を1.0×10^(14)cm^(-2)台としてもよい。これにより,n領域11の表面層に,ゲート電極6の端部に自己整合して,pベース領域2となる不純物領域(不図示)が形成される。そして,FZウエハを洗浄する。
[0077] ついで,図8に示すように,熱拡散によって,pベース領域2を拡散させる。例えば,不活性ガス雰囲気下において1150℃で2時間の熱拡散処理を行ってもよい。ついで,図9に示すように,フォトリソグラフィにより,n^(-)ドリフト領域1のおもて面側に,p^(+)コンタクト領域4が形成される領域が開口するレジストマスク24を形成する。ついで,n^(-)ドリフト領域1のおもて面に,ゲート絶縁膜5aの上から例えば硼素イオンをイオン注入する。ここで,イオン注入の加速エネルギーを例えば150keVとし,ドーズ量を2.0×10^(15)cm^(-2)台としてもよい。これにより,pベース領域2の表面層に,p^(+)コンタクト領域4となる不純物領域(不図示)が形成される。そして,レジストマスク24を除去し,FZウエハを洗浄する。
[0078] ついで,熱拡散によって,p^(+)コンタクト領域4となる不純物領域を拡散させる。これにより,図10に示すように,p^(+)コンタクト領域4が形成される。ついで,図11に示すように,フォトリソグラフィにより,n^(-)ドリフト領域1のおもて面側に,n^(+)エミッタ領域3が形成される領域が開口するレジストマスク25を形成する。ついで,n^(-)ドリフト領域1のおもて面に,ゲート絶縁膜5aの上から例えば砒素(As)イオンをイオン注入する。ここで,イオン注入の加速エネルギーを例えば120keVとし,ドーズ量を1.0×10^(15)cm^(-2)台としてもよい。これにより,pベース領域2およびp^(+)コンタクト領域4の表面層に,n^(+)エミッタ領域3となる不純物領域(不図示)が形成される。そして,レジストマスク25を除去し,FZウエハを洗浄する。
(中略)
[0084] ついで,図15に示すように,nドリフト領域1の裏面の全面に,異なる加速エネルギーで,p型不純物イオン(第2導電型不純物)のイオン注入を2回行う(注入工程)。具体的には,n^(-)ドリフト領域1の裏面の全面に,第1の加速エネルギーでp型不純物イオンをイオン注入した後,n^(-)ドリフト領域1のp型不純物イオンがイオン注入された裏面の全面に,再度,第2の加速エネルギーでp型不純物イオンをイオン注入する。p型不純物イオンとして,硼素イオンを用いるのが好ましい。その理由は,後述する。第2の加速エネルギーは,第1の加速エネルギーより低い。例えば,1回目のイオン注入では,第1の加速エネルギーを例えば100keV以上300keV以下とし,ドーズ量を1.0×10^(13)cm^(-2)以上3.0×10^(14)cm^(-2)以下としてもよい。2回目のイオン注入では,第2の加速エネルギーを例えば30keV以上60keV以下とし,ドーズ量を1.0×10^(13)cm^(-2)以上3.0×10^(14)cm^(-2)以下としてもよい。1回目のイオン注入と2回目のイオン注入は,同じドーズ量で行ってもよいし,異なるドーズ量で行ってもよいし,順番を入れ替えてもよい。
[0085] ついで,熱処理によって,n^(-)ドリフト領域1の裏面に導入したp型不純物を電気的に活性化し,n^(-)ドリフト領域1の裏面の表面層にp^(+)コレクタ領域8を形成するとともに,n^(-)ドリフト領域1とp^(+)コレクタ領域8との界面に低ライフタイム領域10を形成する(活性化工程)。つまり,n^(-)ドリフト領域1の裏面のp型不純物イオンがイオン注入された表面層において,表面から上記深さまでの部分(p^(+)コレクタ領域8となる領域のFZウエハ表面に近い部分)を電気的に完全に活性化し,深い部分(低ライフタイム領域10となる領域)を部分的に活性化させない。p^(+)コレクタ領域8の,電気的に完全に活性化する部分の深さは上述したとおりである。
[0086] 活性化工程において,低ライフタイム領域10は,注入工程によって注入されたp型不純物の濃度分布に対応して部分的に活性化された領域となる。これにより,低ライフタイム領域10の活性化率は,p^(+)コレクタ領域8の活性化率よりも低くなる。完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10によって,p^(+)コレクタ領域8と低ライフタイム領域10の合計の活性化率は,52%以上55%以下程度であるのがよい。つまり,n^(-)ドリフト領域1の裏面の表面層に2回に渡ってイオン注入されたp型不純物の活性化率が,52%以上55%以下程度となる。
[0087] 具体的には,低ライフタイム領域10の活性化率は,FZウエハ表面に近い部分で90%程度であってもよいが,低ライフタイム領域10全体で10%以下であるのが望ましい。つまり,低ライフタイム領域10を含むFZウエハの表面から深い部分の活性化率が,10%以下であるのが好ましい。より具体的には,低ライフタイム領域10を含み,かつFZウエハの表面から0.75μmより深い部分の活性化率は,例えば10%以下であるのが好ましい。
[0088] 詳細には,活性化工程では,例えば,n^(-)ドリフト領域1の硼素イオンがイオン注入された裏面にレーザーを照射し,n^(-)ドリフト領域1の裏面に導入した硼素を電気的に活性化する。このとき,照射エネルギー密度が1.0×10^(-3)J/cm^(2)以上2.0×10^(-3)J/cm^(2)以下で,かつ1.1eVより大きいフォトンエネルギーを有するレーザーを用いてもよい。また,波長が532nmのYAGレーザーを用いてもよい。好ましくは,シリコンが溶解する臨界の照射エネルギー密度よりも低い照射エネルギー密度を有するレーザーを用いるのがよい。また,例えば,アニール炉によって,FZウエハを380℃で1時間のアニールを行い,n^(-)ドリフト領域1の裏面に導入した硼素を電気的に活性化してもよい。
[0089] アニール炉によって活性化工程を行う場合,低ライフタイム領域10を含むFZウエハの表面から深い部分の活性化率を,例えば1%以上6%以下とすることができる。レーザーを用いて活性化工程を行う場合,アニール炉によって活性化工程を行う場合に比べて活性化率が高くなるので,n^(-)ドリフト領域1とp^(+)コレクタ領域8とのpn接合からのリーク電流を少なくすることができる。
[0090] そして,n^(-)ドリフト領域1のおもて面側の表面構造を保護する保護レジスト27を除去し,FZウエハを洗浄する。ついで,p^(+)コレクタ領域8の表面に,コレクタ電極9となる電極材を堆積する。ついで,電極材に不活性ガス雰囲気下において熱処理を施す。熱処理温度は,例えば280℃以上330℃以下であってもよい。これにより,コレクタ電極9が形成される。コレクタ電極9を形成するための熱処理では,活性化工程に比べて熱処理温度が低いため,低ライフタイム領域10の活性化率が変動することはない。
[0091] これにより,n^(-)ドリフト領域1の裏面側に,p^(+)コレクタ領域8に接するコレクタ電極9が形成され,図1に示す半導体装置が完成する。」

(2)「[0103] (実施の形態3)
実施の形態3にかかる半導体装置において,実施の形態1にかかるIGBTを,トレンチゲート構造のIGBTとしてもよい。
[0104] 実施の形態3では,n^(-)ドリフト領域1のおもて面側に,pベース領域2を貫通してn^(-)ドリフト領域1に達するトレンチが設けられている。トレンチの内部には,ゲート絶縁膜5aを介してゲート電極6が埋め込まれている。n^(+)エミッタ領域3は,トレンチの側壁に設けられたゲート絶縁膜5aを介してゲート電極6と隣り合う。つまり,トレンチゲート構造が形成されている(図27参照)。それ以外の構成は,実施の形態1と同様である。
[0105] 以上,説明したように,実施の形態3によれば,実施の形態1と同様の効果を得ることができる。」

(3)「[0107] 実施の形態4では,n^(-)ドリフト領域1とp^(+)コレクタ領域8との間に,nバッファ領域(第5の半導体領域)が形成されている。nバッファ領域は,n^(-)ドリフト領域1よりも低い抵抗率を有する。また,nバッファ領域は,十分に活性化されているのが好ましい。p^(+)コレクタ領域8は,nバッファ領域に接し,nバッファ領域とpn接合をなす。低ライフタイム領域10は,nバッファ領域とp^(+)コレクタ領域8との界面に設けられている。
[中略]
[0111] ついで,図18に示すように,n^(-)ドリフト領域1の裏面に,例えばリンイオンなどのn型不純物イオンをイオン注入する。ここで,ソフトパンチスルー型やフィールドストップ型のIGBTを形成する際に,ドーパントとしてリンを用いる場合には,イオン注入のドーズ量を2.5×10^(12)cm^(-2)以上4.0×10^(12)cm^(-2)以下とするのが好ましい。これにより,n^(-)ドリフト領域1の裏面の表面層に,nバッファ領域となる不純物領域が形成される。
[0112] ついで,図19に示すように,保護レジスト31を除去し,FZウエハを洗浄する。ついで,熱拡散処理によって,nバッファ領域となる不純物領域を拡散させる。例えば,不活性ガス雰囲気下において900℃で60分程度の熱拡散処理を行ってもよい。これにより,nバッファ領域13が形成される。
[0113] n^(-)ドリフト領域1のおもて面側の,エミッタ電極7とのコンタクト部分に形成された自然酸化膜を除去して,FZウエハのおもて面のエミッタ電極7とのコンタクト部分を露出する。ついで,実施の形態1と同様に,n^(-)ドリフト領域1のおもて面側にエミッタ電極7を形成し(図13),エミッタ電極7の一部を露出してパッド領域を形成する。
[0114] ついで,図20に示すように,保護レジスト33を塗布して硬化する。ついで,エッチングによって,FZウエハ表面のシリコンが露出するまで,nバッファ領域13の表面に形成された自然酸化膜を除去して,FZウエハの裏面の表面を露出する。ついで,実施の形態1と同様に,注入工程および活性化工程を行い(図15),nバッファ領域13の表面層に,p^(+)コレクタ領域8および低ライフタイム領域10を形成する。これにより,nバッファ領域13とp^(+)コレクタ領域8との界面に,低ライフタイム領域10が形成される。低ライフタイム領域10の形成方法,および深さや活性化率などの条件は,実施の形態1と同様である。つまり,実施の形態1における,n^(-)ドリフト領域1とp^(+)コレクタ領域8との界面を,nバッファ領域13とp^(+)コレクタ領域8との界面に読み替えた条件と同様である。」

2 引用発明
前記1より,引用文献には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「n^(-)型(第1導電型)のウエハからなるn^(-)ドリフト領域(第1の半導体領域)1に,n^(-)ドリフト領域1のおもて面の,表面に酸化膜領域5bが形成されていない部分の表面層に,n領域11となる不純物領域が形成され,n領域11の表面層に,ゲート電極6の端部に自己整合して,pベース領域2となる不純物領域が形成され,
pベース領域2の表面層に,n^(+)エミッタ領域3となる不純物領域が形成され,
nドリフト領域1の裏面の全面に,異なる加速エネルギーで,p型不純物イオン(第2導電型不純物)のイオン注入を2回行い(注入工程),
熱処理によって,n^(-)ドリフト領域1の裏面に導入したp型不純物を電気的に活性化し,n^(-)ドリフト領域1の裏面の表面層にp^(+)コレクタ領域8を形成するとともに,n^(-)ドリフト領域1とp^(+)コレクタ領域8との界面に低ライフタイム領域10を形成し(活性化工程),
活性化工程では,例えば,n^(-)ドリフト領域1の硼素イオンがイオン注入された裏面にレーザーを照射し,n^(-)ドリフト領域1の裏面に導入した硼素を電気的に活性化し,
n^(-)ドリフト領域1の裏面のp型不純物イオンがイオン注入された表面層において,表面から上記深さまでの部分(p^(+)コレクタ領域8となる領域のFZウエハ表面に近い部分)を電気的に完全に活性化し,深い部分(低ライフタイム領域10となる領域)を部分的に活性化させず,
完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10とし,低ライフタイム領域10を含むFZウエハの表面から深い部分の活性化率が,10%以下である,IGBTを作製する方法。」

第5 対比・判断
1 本願発明と引用発明の対比
(1)引用発明の「n^(-)型(第1導電型)のウエハからなるn^(-)ドリフト領域(第1の半導体領域)1」,「pベース領域2」は,本願発明の「n型の半導体基体」,「p型のベース領域」に相当する。また,n^(-)ドリフト領域1のおもて面の,表面に酸化膜領域5bが形成されていない部分の表面層に,n領域11となる不純物領域が形成されるので,n領域11は,n^(-)ドリフト領域1の一部であるから,引用発明の「n領域11の表面層に,ゲート電極6の端部に自己整合して,pベース領域2となる不純物領域が形成され」る工程は,本願発明の「p型のベース領域をn型の半導体基体上に形成するステップ」に相当する。

(2)引用発明の「n^(+)エミッタ領域3」は,本願発明の「n型のエミッタ領域」に相当するので,引用発明の「pベース領域2の表面層に,n^(+)エミッタ領域3となる不純物領域が形成され」る工程は,本願発明の「ベース領域上にn型のエミッタ領域を形成するステップ」に相当する。

(3)引用発明の「nドリフト領域1の裏面の全面に,異なる加速エネルギーで,p型不純物イオン(第2導電型不純物)のイオン注入を2回行う(注入工程)」は,引用発明の「裏面」が本願発明の「下面」に相当するので,本願発明の「前記半導体基体の前記上面に対向する下面から,前記半導体基体の下面側にp型不純物を注入するステップ」に相当する。

(4)引用発明の「熱処理によって,n^(-)ドリフト領域1の裏面に導入したp型不純物を電気的に活性化し,n^(-)ドリフト領域1の裏面の表面層にp^(+)コレクタ領域8を形成する(活性化工程)」は,「活性化工程では,例えば,n^(-)ドリフト領域1の硼素イオンがイオン注入された裏面にレーザーを照射し,n^(-)ドリフト領域1の裏面に導入した硼素を電気的に活性化」し,活性化の程度について,「n^(-)ドリフト領域1の裏面のp型不純物イオンがイオン注入された表面層において,表面から上記深さまでの部分(p^(+)コレクタ領域8となる領域のFZウエハ表面に近い部分)を電気的に完全に活性化」することから,本願発明の「前記下面から離間した領域よりも前記下面近傍において前記p型不純物の活性化率が高いように前記半導体基体を前記下面側から加熱して,p型のコレクタ領域を前記半導体基体の前記下面側に形成するステップ」に相当する。

(5)引用発明の「IGBTを作製する方法」は,本願発明の「半導体装置の製造方法」に相当する。

そうすると,本願発明と引用発明は下記の(6)の点で一致し,(7)の点で一応,相違する。

(6)一致点
p型のベース領域をn型の半導体基体上に形成するステップと,
前記ベース領域上にn型のエミッタ領域を形成するステップと,
前記半導体基体の前記上面に対向する下面から,前記半導体基体の下面側にp型不純物を注入するステップと,
前記下面から離間した領域よりも前記下面近傍において前記p型不純物の活性化率が高いように前記半導体基体を前記下面側から加熱して,p型のコレクタ領域を前記半導体基体の前記下面側に形成するステップを含む半導体装置の製造方法。

(7)相違点
本願発明では,「下面側での活性化率を100%とした場合に上面側での前記活性化率が40%以下であるように低ライフタイム層をコレクタ領域に形成することを特徴とする」のに対して,引用発明では,n^(-)ドリフト領域1の裏面のp型不純物イオンがイオン注入された表面層において,表面から上記深さまでの部分(p^(+)コレクタ領域8となる領域のFZウエハ表面に近い部分)を電気的に完全に活性化し,深い部分(低ライフタイム領域10となる領域)を部分的に活性化させず,完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10とし,低ライフタイム領域10を含むFZウエハの表面から深い部分の活性化率が,10%以下である点。

2 相違点に対する検討
まず,本願発明の「コレクタ領域」の意義について検討する。
本願発明において,本願明細書の段落【0042】には,「不純物の注入及びアニール処理によりコレクタ領域10が形成される。」との記載があり,本願発明のコレクタ領域は,「不純物が注入され,アニール処理により形成された領域」を意味するものと解される。
他方,引用発明において,「完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10」は,「nドリフト領域1の裏面の全面に,異なる加速エネルギーで,p型不純物イオン(第2導電型不純物)のイオン注入を2回行い(注入工程)」及び「熱処理によって,n-ドリフト領域1の裏面に導入したp型不純物を電気的に活性化し,n-ドリフト領域1の裏面の表面層にp+コレクタ領域8を形成するとともに,n-ドリフト領域1とp+コレクタ領域8との界面に低ライフタイム領域10を形成(活性化工程)」している。
そうすると,「完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10」は,「不純物の注入及びアニール処理により形成された領域」であり,「完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10」は,本願発明の「コレクタ領域」と同義と解される。
また、同段落【0038】には、「半導体基体20側はコレクタ電極90側に比べて活性化されていない割合が多いコレクタ領域10を実現できる」とあるから、本願発明の「コレクタ領域」は完全に活性化されていない領域も含むものである。
次に,相違点について検討する。
引用発明の「完全に活性化されたp^(+)コレクタ領域8と,部分的に活性化されている低ライフタイム領域10とし,低ライフタイム領域10を含むFZウエハの表面から深い部分の活性化率が,10%以下である」ということは,前述の検討から「低ライフタイム領域10」は,本願発明でいう「コレクタ領域」に形成され,かつ引用発明の「完全に活性化された」ことは,本願発明の「100%の活性化」に相当し,引用発明の「10%以下」は,本願発明の「40%以下」を満たし,引用発明の「低ライフタイム領域10を含むFZウエハの表面から深い部分」は,ウエハ底面の逆側の方向なので本願発明の「上面側」に相当するので,本願発明の「下面側での前記活性化率を100%とした場合に前記上面側での前記活性化率が40%以下であるように低ライフタイム層をコレクタ領域に形成する」を満たす。
したがって,当該一応の相違点について,両者に実質的な差異は認められない。

3 まとめ
したがって,本願発明は,引用文献に記載された発明と認められる。

第6 結言
以上のとおり,本願の請求項1に係る発明は,特許法第29条第1項第3号の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2018-03-15 
結審通知日 2018-03-20 
審決日 2018-04-02 
出願番号 特願2012-216127(P2012-216127)
審決分類 P 1 8・ 113- WZ (H01L)
最終処分 不成立  
前審関与審査官 恩田 和彦  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
大嶋 洋一
発明の名称 半導体装置の製造方法  
代理人 三好 秀和  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ