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審決分類 審判 判定 同一 属さない(申立て不成立) H01L
管理番号 1341129
判定請求番号 判定2017-600045  
総通号数 223 
発行国 日本国特許庁(JP) 
公報種別 特許判定公報 
発行日 2018-07-27 
種別 判定 
判定請求日 2017-10-11 
確定日 2018-06-07 
事件の表示 上記当事者間の特許第3853981号の判定請求事件について、次のとおり判定する。 
結論 判定請求書に示すイ号NANDフラッシュメモリ(半導体記憶装置)の製造方法は,特許第3853981号の特許請求の範囲の請求項1,5,6及び7に記載された特許発明の技術的範囲に属しない。 
理由 第1 請求の趣旨
本件判定請求の趣旨は,「判定請求書に示すイ号NANDフラッシュメモリ(半導体記憶装置)の製造方法は,特許第3853981号の特許請求の範囲の請求項1,5,6及び7に記載された特許発明の技術的範囲に属する,との判定を求める。」というものである。

第2 本件特許発明
1 手続の経緯
出願 平成10年 7月 2日
出願公開 平成12年 1月21日
審査請求 平成14年10月15日
拒絶理由通知 平成18年 4月18日
意見書,手続補正書 平成18年 6月26日
拒絶理由通知 平成18年 7月31日
手続補正書 平成18年 8月16日
特許査定 平成18年 9月 1日
特許設定登録 平成18年 9月15日
判定請求書 平成29年10月11日
答弁書 平成30年 2月13日
弁駁書 平成30年 4月 5日

2 本件特許発明
特許第3853981号の特許請求の範囲の請求項1,5,6及び7に係る発明(以下「本件特許発明1」,「本件特許発明5」,「本件特許発明6」及び「本件特許発明7」という。)は,特許明細書,図面の記載からみて,特許請求の範囲の請求項1,5,6,及び7に記載された事項により特定されるとおりのものであり,これらを分説すると,以下のとおりである。
(1)本件特許発明1
「【請求項1】
1A メモリセルを複数個接続した第1のメモリセルユニットにより構成さ れた第1のブロックと,
1B メモリセルを複数個接続した第2のメモリセルユニットにより構成さ れた第2のブロックとを有し,
1C 両端に前記第1のブロックを,他の部分には前記第2のブロックを配 設してメモリセルアレイを構成した半導体記憶装置の製造方法におい て,
1D 前記第1のメモリセルユニットにおけるメモリセルアレイ端側の選択 ゲート線の線幅の設計値を,前記第2のメモリセルユニットにおける メモリセルアレイ端側の選択ゲート線の線幅の設計値よりも大きくし ,
1E 前記第1のメモリセルユニット中の前記メモリセルアレイ端側の選択 ゲート線は,前記第2のメモリセルユニット中の対応する選択ゲート 線よりも太く設定されたデータパターンを持つマスクを用いて加工さ れる
1F ことを特徴とする半導体記憶装置の製造方法。」

(2)本件特許発明5
「【請求項5】
5A メモリセルを複数個接続したメモリセルユニットがアレイ状に配列さ れ,ワード線及び選択ゲート線に供給されたロウアドレスに応じてメ モリセルとメモリセルユニットの行が選択されるメモリセルアレイを 備えた半導体記憶装置の製造方法において,
5B 前記メモリセルアレイ端に配置された選択ゲート線が,メモリセルア レイ内部の選択ゲート線よりも太く設定されたデータパターンを持つ マスクを用いて加工された
5C ことを特徴とする半導体記憶装置の製造方法。」

(3)本件特許発明6
「【請求項6】
6A 前記メモリセルは,浮遊ゲートを有し,電気的にデータの書き込み・ 消去が可能な不揮発性メモリセルであり,前記ワード線は,前記浮遊 ゲート上に配置された制御ゲート線であること
6B を特徴とする請求項3ないし5いずれか1つの項に記載の半導体記憶 装置の製造方法。」

(4)本件特許発明7
「【請求項7】
7A 前記メモリセルユニットは,NAND型EEPROMである
7B ことを特徴とする請求項1ないし6いずれか1つの項に記載の半導体 記憶装置の製造方法。」

第3 イ号方法について
1 請求人の特定するイ号方法
請求人は,判定請求書の「6 請求の理由」の「(5)本件特許発明とイ号との対比」(43頁?47頁)において,イ号方法を本件特許発明1,5,6及び7に対応させて以下のように特定している。
(1)本件特許発明1に対して
「1a メモリセルを複数個接続した第1のメモリセルユニットにより構成 された第1のブロック(メモリブロック1やメモリブロック207 4)と,
1b メモリセルを複数個接続した第2のメモリセルユニットにより構成さ れた第2のブロック(例えば,メモリブロック2,50,100,2 00,500,2073)とを有し,
1c 両端に前記第1のブロックを,他の部分には前記第2のブロックを配 設してメモリセルアレイを構成したNAND型フラッシュメモリ(半 導体記憶装置)の製造方法において,
1d 前記第1のメモリセルユニットにおけるメモリセルアレイ端側の選択 ゲート線の線幅の設計値を,前記第2のメモリセルユニットにおける メモリセルアレイ端側の選択ゲート線の線幅の設計値よりも大きくし ,
1e 前記第1のメモリセルユニット中の前記メモリセルアレイ端側の選択 ゲート線は,前記第2のメモリセルユニット中の対応する選択ゲート 線よりも太く設定されたデータパターンを持つマスクを用いて加工さ れる
1f ことを特徴とするNAND型フラッシュメモリ(半導体記憶装置)の 製造方法。」

(2)本件発明特許5に対して
「5a メモリセルを複数個接続したメモリブロックがアレイ状に配列され ,ワード線及び選択ゲート線に供給されたロウアドレスに応じてメ モリセルとメモリブロックの行が選択されるメモリセルアレイを備 えたNAND型フラッシュメモリ(半導体記憶装置)の製造方法に おいて,
5b 前記メモリセルアレイ端に配置された選択ゲート線が,メモリセルア レイ内部の選択ゲート線よりも太く設定されたデータパターンを持つ マスクを用いて加工された
5c ことを特徴とするNAND型フラッシュメモリ(半導体記憶装置)の 製造方法。」

(3)本件特許発明6に対して
「6a 前記メモリセルは,フローティングゲート(浮遊ゲート)を有し, 電気的にデータの書き込み・消去が可能な不揮発性メモリセルであ り,前記ワード線は,前記浮遊ゲート上に配置された制御ゲート線 であること
6b を特徴とする本件特許発明5に対応するNAND型フラッシュメモリ (半導体記憶装置)の製造方法。」

(4)本件特許発明7に対して
「7a 前記メモリブロックは,NAND型フラッシュメモリ(EEPRO M)である
7b ことを特徴とする本件特許発明1,5,6のいずれかに対応するNA ND型フラッシュメモリ(半導体記憶装置)の製造方法。」

2 被請求人のイ号方法についての主張
被請求人は,答弁書の「6-3.請求人は判定の対象とするべきイ号方法を特定していないこと」(7頁?8頁)において,「本件発明は,製造方法の発明であるから,当該発明に関して判定請求をしようとするならば,イ号方法を示さなければならない。しかし,請求人は,イ号方法を特定していない。請求人が示しているのは,実際には,半導体記憶装置という『物』にすぎない。また,請求人は当該『物』に基づいて,方法を推測しようとしているが,・・・当該推測自体も成り立たない。」ことを理由に,「本判定請求は却下されるべきものである。」と主張している(同2頁)。

3 イ号方法の特定
(1)判定請求書に添付された証拠方法
甲第1号証:特許第3853981号の写し
甲第2号証:半導体製品解析報告書(本件に関連するページの抜粋)の 写し
甲第3号証:MX30UFxG26(28)ABのデータシートの写し
甲第4号証:半導体製品解析報告書(追加資料)の写し

(2)判定請求書に記載されたイ号物件
ア 甲第2号証に記載された図2-1-1(判定請求書の図4)には,イ号物件のパッケージの表面に「MXIC」,「MX30UF4G28AB-TI」という印字がされていること,甲第2号証の図2-3-2(判定請求書の図5)には,イ号物件のダイに「MXIC」という文字が印字されていることがそれぞれ示されており,パッケージの表面に印字された「MXIC」のロゴは,マクロニクス社を意味するものであるから,イ号物件は,マクロニクス社が製造した半導体装置であると認められる。
イ 甲第3号証の第8頁の図(判定請求書の図6)には,マクロニクス社の「1.8V,2G/4G-bit NAND Flash Memory MX30UFxG26(28)AB」についての製品番号が示され,この図から,「MX30UF4G28AB-TI」のうち,「30」はNAND型フラッシュメモリ,「T」はパッケージタイプが48TSOPを意味することがわかる。
ウ 甲第2号証の図4-1-6(判定請求書の図7)は,イ号物件の最上層の平面SEM画像であって,そこには,メモリセルアレイが2つあることが示されていると共に,同図の左端の赤い四角で囲った観察箇所が示されており,その観察箇所を拡大したのが甲第2号証の図4-1-7(判定請求書の図8)の画像である。
エ 甲第2号証の図4-1-7(判定請求書の図8)においては,2つのメモリブロックと各メモリブロックに複数のワード線(WL)が存在することが示されている。ここで,以下,メモリセルアレイの左端のメモリブロックを「メモリブロック1」といい,同様に左端からのn番目のメモリブロックを「メモリブロックn」ということにすると,「メモリブロック1」のワード線(WL)は33本であり,「メモリブロック2」のワード線は34本であることが見て取れる。また,甲第2号証の図5-2(判定請求書の図31)によれば,イ号物件のメモリセルアレイが,複数の直列接続されたメモリセルの両端に選択ゲートトランジスタが接続された構成であることが示されている。
オ 甲第2号証の図4-1-11(判定請求書の図9)は,図4-1-6と同じイ号物件の最上層の平面SEM画像であって,そこには右端の赤い四角で囲った観察箇所が示されており,その観察箇所を拡大したのが甲第2号証の図4-1-12(判定請求書の図10)の画像である。
カ 甲第2号証の図4-1-12(判定請求書の図10)においては,右端の「メモリブロック2074」のワード線(WL)は33本であり,右端から2番目の「メモリブロック2073」のワード線(WL)は34本であることが見て取れる。
キ 甲第4号証の図9(判定請求書の図11)は,イ号物件のメモリブロック50,甲第4号証の図10(判定請求書の図12)はイ号物件のメモリブロック100,甲第4号証の図11(判定請求書の図13)はイ号物件のメモリブロック200,甲第4号証の図12(判定請求書の図14)はイ号物件のメモリブロック500のSEM画像であり,各画像において,いずれのメモリブロックも,そのワード線が34本であることが見て取れる。
ク 上記ウないしキで認定した事実を総合すれば,甲第2号証の図4-1-1(判定請求書の図15)に示されているように,イ号物件の「メモリセルアレイ2」の両端のブロックである「メモリブロック1」及び「メモリブロック2074」のワード線(WL)は33本であり,メモリセルアレイの両端以外のブロックである「メモリブロック2」ないし「メモリブロック2073」のワード線(WL)は34本であるものと認められる。
ケ 甲第4号証の図1(判定請求書の図16)は,イ号物件の「メモリブロック1」と「メモリブロック2」の平面SEM画像であって,その「メモリブロック1」の中央部付近に「断面SEM観察」位置を示す赤色の線が示されており,当該「メモリブロック1」の赤色の線で示される位置における断面SEM画像が甲第4号証の図2(判定請求書の図17)である。
コ さらに甲第4号証の図2(判定請求書の図17)には,左の赤枠部分が甲第4号証の図3(判定請求書の図18)の拡大される範囲として,右の赤枠部分が甲第4号証の図4(判定請求書の図19)の拡大される範囲として示されている。
サ この甲第4号証の図3(判定請求書の図18)には,メモリブロック1のメモリセルアレイ端側の選択ゲート線の線幅の実測値が,上が160nm,下が170nmであることが示されている。
シ 同じく甲第4号証の図4(判定請求書の図19)には,メモリブロック2のメモリセルアレイ端側の選択ゲート線の線幅の実測値が,上が100nm,下が120nmであることが示されている。
ス 甲第4号証の図5(判定請求書の図20)は,イ号物件の「メモリブロック2073」と「メモリブロック2074」の平面SEM画像であって,そこには,白枠で囲まれた3つの部分が示されており,そのうち中央のものが甲第4号証の図6(判定請求書の図21)の拡大される範囲であり,右のものが甲第4号証の図8(判定請求書の図22)の拡大される範囲を示している。
セ そして,その甲第4号証の図6(判定請求書の図21)には,メモリブロック「2073」のメモリセルアレイ端側の選択ゲート線の線幅の実測値が100nmであることが示されている。
ソ また,甲第4号証の図8(判定請求書の図22)には,「メモリブロック2074」のメモリセルアレイ端側の選択ゲート線の線幅の実測値が160nmであることが示されている。
タ 甲第4号証の図9(判定請求書の図24),甲第4号証の図10(判定請求書の図25),甲第4号証の図11(判定請求書の図26)には,メモリブロック50,メモリブロック100,メモリブロック200のメモリセルアレイ端側のそれぞれの選択ゲート線の線幅の実測値が100nmであることが示されている。
チ 甲第2号証の図4-1-18(判定請求書の図32)は,「メモリブロック1」の断面SEM像を拡大したものであって,そこには,イ号物件のメモリセルがフローティングゲート(浮遊ゲート)と,フローティングゲート(浮遊ゲート)の上にコントロールゲートを介して制御ゲート線を有する構成であることが見て取れる。

(3)イ号物件
前記(2)で認定した事項によれば,甲第2号証ないし甲第4号証には,以下のイ号物件が記載されているものと認められる。
「a 2つのメモリセルアレイを備え,
b メモリセルアレイは2074のメモリブロックから構成され,
c メモリセルアレイは,メモリセルアレイの両端に配置されたメモリブロ ック1及びメモリブロック2074と,
d メモリセルアレイの両端以外に配置されたメモリブロック2ないしメモ リブロック2073を有し,
e メモリブロック1及びメモリブロック2074は,ワード線が33本, メモリブロック2,50,100,200,500,2073はワード 線が34本を有し,
f 各メモリブロックは,複数の直列接続されたメモリセルの両端に選択ゲ ートトランジスタが接続された直列構成を有し,
g メモリブロック1及びメモリブロック2074のメモリセルアレイ端側 の選択ゲート線について,線幅の実測値は,上が160nm,下が17 0nmであり,
h メモリブロック2のメモリセルアレイ端側の選択ゲート線について,線 幅の実測値は,上が100nm,下が120nmであり,
i メモリブロック50,100,200,500,2073のメモリセル アレイ端側の選択ゲート線について,線幅の実測値は,100nmであ り,
j 各メモリセルは,フローティングゲート(浮遊ゲート)と,フローティ ングゲート(浮遊ゲート)の上にコントロールゲートを介して制御ゲー ト線を有する,
k NAND型フラッシュメモリ。」

(4)イ号物件に基づくイ号方法の特定について
ア 請求人は,甲第2号証ないし甲第4号証に基づいてイ号物件を特定した上で,当該イ号物件が判定請求書16?32頁に記載された製造方法により,すなわち,構成要件1D及び1Eに規定する工程を経て製造されるものであると主張しているので以下検討する。

イ 構成要件1Dについて
構成要件1Dには,「設計値」が特定されていることから,最初に「設計値」の解釈について特定し,次に,イ号物件が構成要件1Dに規定する工程を経て製造されるものであるといえるかについて検討する。
(ア)「設計値」について
「設計値」については,被請求人は答弁書(9頁)において,「『設計値』が何を意味しているかは明確ではない」と主張しているのに対し,請求人は弁駁書(3頁,12頁)において,「マスクのデータパターン上の設計値」であることを主張している。
一方,構成要件1Dには,「設計値」について具体的には「選択ゲート線の線幅の設計値」と記載されていることから,この記載から判断すると,半導体デバイスのレイアウト設計上の「設計値」,具体的にいえば,選択ゲート線のレイアウト設計段階での線幅の「設計値」であるとも解される。
そこで,「設計値」については,「マスクのデータパターン上の設計値」か,または「レイアウト設計上の設計値」と解することとする。

(イ)イ号物件が構成要件1Dに規定する工程を経て製造されたものといえるか
本件特許明細書には,加工精度の低下の原因として,特にメモリセルアレイ1の外周近傍では配線パターンの周期性が崩れるため,エッチングの条件が均一にならないこと(段落【0015】),加工精度の低下による問題として,図32のブロック1-0,1-N中の選択ゲート線SG2の断線,あるいは配線幅の増加によるソース線コンタクト部とのショート等が発生すること(段落【0016】),ショートが発生する部分については,図4(a)に記載された選択ゲート線SG2とソース線コンタクト間のスペースSs1であること(段落【0092】)が記載されている。(即ち,本件特許明細書の記載から判断すると,メモリセルアレイの外周近傍では加工精度が低下して,選択ゲート線SG2の配線幅が細くなる場合や広くなる場合があり,選択ゲート線SG2の配線幅が広くなってショートが発生する状況とは,図32の具体的な回路の断面図が記載された図35において,選択ゲート線SG2である配線1610の配線幅が,ソース線となる配線層22のコンタクト部分にまで増加してしまうことを意味している。)
してみると,メモリセルアレイの外周近傍に配置された選択ゲート線の配線幅は,加工精度が低下する状況にはあるものの,加工精度が低下した場合に配線幅が細くなるのか広くなるのかは定かではなく,仮に他の部分に配置された選択ゲート線の配線幅より広くなった場合,例えば,ソース線コンタクトに接触するほど広くなった場合であっても,その配線幅が,「マスクのデータパターン上の設計値」あるいは「レイアウト設計上の設計値」によって予め広く設定されたものなのか,外周近傍に配置されたことが原因による加工精度の低下によって広がってしまったものなのか判別できないので,配線の実測値から設計値を推測(予測)することはできない。
以上のことからすれば,イ号物件が上記(3)で認定したとおり「第1のメモリセルブロックにおけるメモリセルアレイ端側の選択ゲート線の線幅」は,「第2のメモリセルブロックにおけるメモリセルアレイ端側の選択ゲート線の線幅」よりも実測値が大きいものであるとしても,このような配線の実測値から,「マスクのデータパターン上の設計値」あるいは「レイアウト設計上の設計値」の推測(予測)することができない以上,イ号物件がメモリブロック1のメモリセルアレイ端側の選択ゲート線の「マスクのデータパターン上の設計値」あるいは「レイアウト設計上の設計値」が,メモリブロック2のメモリセルアレイ端側の選択ゲート線の「マスクのデータパターン上の設計値」あるいは「レイアウト設計上の設計値」よりも大きくして製造されているとまではいえない。

(ウ)請求人の主張について
請求人は,要するに,本件特許明細書に記載された「加工精度の低下」とは,マスクのデータパターン上の設定値と出来上がった配線の線幅とは10%程度までズレることはあるとしても,42?60%程度のズレを生じることはなく,イ号物件では,メモリブロック1及び2のワード線の線幅から,メモリセルアレイの外周近傍でも,マスクのデータパターン上の設定値と出来上がった配線の線幅とは10%程度までのズレであり,メモリブロック1の選択ゲート線の配線がメモリブロック2のものより42?60%程度も広いのは,「加工精度の低下」が原因ではなく,マスクのデータパターン上の「設定値」が広く設定されているためであると主張する。
しかしながら,本件特許明細書の記載に基づけば,メモリセルアレイの外周近傍で加工精度が低下した場合には,配線幅が必ず広くなるとは限らず,細くなる場合もあることから,メモリセルアレイの外周近傍では,配線幅が広くなるか細くなるかは確定できない。
してみると,選択ゲート線に隣接したワード線の線幅が広くなっていないからといって,選択ゲート線の線幅が広くなっていないことは明らかとはいえない。さらに,選択ゲート線に隣接したワード線は,周期性のある他のワード線に隣接しているので,選択ゲート線よりも加工精度が低下しにくいことからも,選択ゲート線に隣接したワード線の線幅が広くなっていないからといって,選択ゲート線の線幅が広くなっていないことは明らかとはいえない。
また,上記(イ)に説示したように,本件特許明細書では,メモリセルアレイの外周近傍で加工精度が低下した場合に,選択ゲート線SG2の配線幅は,ソース線となる配線層22のコンタクト部分にまで増加することが示されており,そのような増加は「42?60%程度のズレ」を超えているものというべきである。
よって,請求人の主張を採用することはできない。

ウ 構成要件1Eについて
(ア)イ号物件が構成要件1Eに規定する工程を経て製造されるものといえるか
上記イ(イ)において検討したように,メモリセルアレイの外周近傍に配置されたゲート線の実測値から,その設計値を推測することができないのと同様に,メモリセルアレイの外周近傍に配置されたゲート線の線幅の実測値からマスクデータパターンの設定値を推測することはできないから,イ号物件において,メモリブロック1のメモリセルアレイ端側の選択ゲート線は,上部の線幅の実測値が160nmであり,メモリブロック2のメモリセルアレイ端側の選択ゲート線は,上部の線幅の実測値が100nmであったとしても,メモリブロック1のメモリセルアレイ端側の選択ゲート線を形成するためのマスクが,メモリブロック2のメモリセルアレイ端側の選択ゲート線を形成するためのマスクより,マスクのデータパターンが太く設定されているとまではいえない。
また,甲第4号証の図3(判定請求書の図18)には,ワード線の線幅が30nm程度の構造が示されているところ,そのような微細化された配線を実現するためには,実測値とは異なるマスクパターンを用いる技術,例えばダブルパターニング,OPC等のリソグラフィ技術を採用するのが技術常識であることからすれば,請求人が主張するように,イ号物件が,判定請求書(34頁?36頁)において図29の製造フローのイメージ図に示されたような単純に実測値と等比的なマスクパターンを必ず用いて製造されるものと認めることはできない。
以上のとおりであるから,イ号物件の「メモリブロック1」のメモリセルアレイ端側の選択ゲート線の線幅の上部の実測値が160nmであり,「メモリブロック2」のメモリセルアレイ端側の選択ゲート線の上部の線幅が100nmであったとしても,それをもって,必ず,イ号物件の「メモリブロック1」のメモリセルアレイ端側の選択ゲート線を形成するためのマスクのデータパターンの幅が,「メモリブロック2」のメモリセルアレイ端側の選択ゲート線を形成するためのマスクのデータパターンの幅よりも太く設定されたデータパターンを持つマスクを用いて加工されたものと認めることはできない。

エ イ号方法について
上記のとおりであるから,甲2号証ないし4号証からイ号物件が上記(3)のとおり認定することができたとしても,当該イ号物件が,請求人の主張する判定請求書16?32頁に記載された製造方法により製造されたものと認めることはできない。
もっとも,当該イ号物件が少なくとも何らかの工程を用いて製造されたものであることは明らかであることを考慮すると,イ号方法は以下のように認定することができる。

「a 2つのメモリセルアレイを備え,
b メモリセルアレイは2074のメモリブロックから構成され,
c メモリセルアレイは,メモリセルアレイの両端に配置されたメモリブロ ック1及びメモリブロック2074と,
d メモリセルアレイの両端以外に配置されたメモリブロック2ないしメモ リブロック2073を有し,
e メモリブロック1及びメモリブロック2074は,ワード線が33本, メモリブロック2,50,100,200,500,2073はワード 線が34本を有し,
f 各メモリブロックは,複数の直列接続されたメモリセルの両端に選択ゲ ートトランジスタが接続された直列構成を有し,
g メモリブロック1及びメモリブロック2074のメモリセルアレイ端側 の選択ゲート線について,線幅の実測値は,上が160nm,下が17 0nmであり,
h メモリブロック2のメモリセルアレイ端側の選択ゲート線について,線 幅の実測値は,上が100nm,下が120nmであり,
i メモリブロック50,100,200,500,2073のメモリセル アレイ端側の選択ゲート線について,線幅の実測値は,100nmであ り,
j 各メモリセルは,フローティングゲート(浮遊ゲート)と,フローティ ングゲート(浮遊ゲート)の上にコントロールゲートを介して制御ゲー ト線を有する,
k NAND型フラッシュメモリを何らかの工程を用いて製造した製造方法 。」

第4 当審の判断
1 本件特許発明1について
イ号方法が本件特許発明1の分説した各構成要件を充足するかを確認し,イ号方法が本件特許発明1の技術的範囲に属するか否かを検討する。
(1)構成要件1Aないし1C及び1Fについて
イ号方法では,「c メモリセルアレイは,メモリセルアレイの両端に配置されたメモリブロック1及びメモリブロック2074」と「d メモリセルアレイの両端以外に配置されたメモリブロック2ないしメモリブロック2073」を有するものであるから,イ号方法の「メモリブロック1及びメモリブロック2074」は本件特許発明1の「第1のブロック」に相当し,イ号方法の「メモリブロック2ないしメモリブロック2073」は本件特許発明1の「第2のブロック」に相当する。
また,イ号方法において,各メモリブロックは,複数の直列接続されたメモリセルの両端に選択ゲートトランジスタが接続された直列構成を有しており,該直列構成は複数の直列接続されたメモリセルを備えていることから,イ号方法の「複数の直列接続されたメモリセルの両端に選択ゲートトランジスタが接続された直列構成」は,本件特許発明1の「メモリセルユニット」に相当する。
そして,イ号方法の「NAND型フラッシュメモリを何らかの処理により製造した製造方法」は,「NAND型フラッシュメモリ」という半導体装置の製造方法であるから,本件特許発明1の「半導体記憶装置の製造方法」に相当する。
そうすると,イ号方法は,「第1のブロック」及び「第2のブロック」に相当するブロックが,それぞれ「メモリセルユニット」に相当する構成を有する「半導体記憶装置の製造方法」であるから,構成要件1Aないし構成要件1C及び1Fを充足している。

(2)構成要件1Dについて
上記第3の3(4)エのとおり,イ号方法は,「何らかの工程により製造した製造方法」としか認定することができない。よって,イ号方法には,構成要件1Dに対応する工程が存在しないので,イ号方法は構成要件1Dを充足しない。

(3)構成要件1Eについて
上記第3の3(4)エのとおり,イ号方法は,NAND型フラッシュメモリを「何らかの工程により製造した製造方法」としか認めることができない。よって,イ号方法には,構成要件1Eに対応する工程が存在しないので,イ号方法は,構成要件1Eを充足しない。

(4)小括
したがって,イ号方法は,本件特許発明1の構成要件1D及び1Eを充足しないので,イ号方法は,本件特許発明1の技術的範囲に属しない。

2 本件特許発明5について
(1)構成要件5A及び5Cについて
上記1(4)エで認定したイ号方法において,各メモリブロックは,複数の直列接続されたメモリセルの両端に選択ゲートトランジスタが接続された直列構成(f)を有しており,該直列構成は複数の直列接続されたメモリセルを備えていることから,イ号方法の「複数の直列接続されたメモリセルの両端に選択ゲートトランジスタが接続された直列構成」は,本件特許発明5の「メモリセルユニット」に相当する。
そして,イ号方法の「メモリセルアレイ」は,「メモリセルユニット」に相当する構成を有した「メモリブロック」が配列された配置になっていること,イ号方法が「ワード線」及び「選択ゲート線」を備えた「NAND型フラッシュメモリ」の製造方法であることから,イ号方法の「ワード線」及び「選択ゲート線」にはロウアドレスが供給されることは技術常識であることを踏まえると,イ号方法は,構成要件5Aを充足する。
また,イ号方法は,NANDフラッシュメモリという半導体記憶装置の製造方法であるから,本件構成要件5Cを充足する。
(2)構成要件5Bについて
イ号方法は,NAND型フラッシュメモリを「何らかの工程により製造した製造方法」としてしか認定することができないことは上記のとおりである。
よって,イ号方法には,構成要件5Bに対応する工程が存在しないので,イ号方法は,構成要件5Bを充足しない。

(3)小括
以上の検討から,イ号方法は,本件特許発明5の構成要件5Bを充足しないので,イ号方法は,本件特許発明5の技術的範囲に属しない。

3 本件特許発明6について
本件特許発明6は,請求項3ないし5を引用するものであるが,請求人は請求項3及び4に対して判定請求していないこと,また,請求人の判定請求書には,本件特許発明6と対比するイ号方法について,
「6b を特徴とする本件特許発明5に対応するNAND型フラッシュメモリ(半導体記憶装置)の製造方法。」
と記載されていることを踏まえると,請求人が判定を求めているのは,請求項5を引用した請求項6である本件特許発明6と解される。
そうすると,イ号方法は,本件特許発明5の技術的範囲に属しないのであるから,本件特許発明5に対して他の構成要件を付加したものである本件特許発明6の技術的範囲にも属しないことは明らかである。

4 本件特許発明7について
本件特許発明7は,請求項1ないし6を引用するものであるが,請求人は請求項3及び4に対して判定請求していないこと,また,請求人の判定請求書には,本件特許発明7と対比するイ号方法について,
「7b ことを特徴とする本件特許発明1,5,6のいずれかに対応するNAND型フラッシュメモリ(半導体記憶装置)の製造方法。」
と記載されていることを踏まえると,請求人は,請求項1,5及び6のいずれかを引用した請求項7である本件特許発明7について判定を求めていると解される。
そうすると,上記1,2及び3で検討したように,イ号方法は,本件特許発明1,5及び6の技術的範囲に属しないのであるから,本件特許発明1,5及び6に対して他の構成要件を付加したものである本件特許発明7の技術的範囲にも属しないことは明らかである。

第5 むすび
以上のとおり,イ号方法は,本件特許発明1,5,6及び7の技術的範囲に属しない。
よって,結論のとおり判定する。
 
別掲
 
判定日 2018-05-30 
出願番号 特願平10-187398
審決分類 P 1 2・ 1- ZB (H01L)
最終処分 不成立  
前審関与審査官 瀧内 健夫  
特許庁審判長 飯田 清司
特許庁審判官 大嶋 洋一
河合 俊英
登録日 2006-09-15 
登録番号 特許第3853981号(P3853981)
発明の名称 半導体記憶装置の製造方法  
代理人 高橋 雄一郎  
復代理人 藤 拓也  
代理人 加藤 志麻子  
代理人 望月 尚子  
代理人 日野 真美  
復代理人 阿部 実佑季  
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