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審決分類 審判 判定 同一 属する(申立て成立) G11C
管理番号 1343050
判定請求番号 判定2017-600046  
総通号数 225 
発行国 日本国特許庁(JP) 
公報種別 特許判定公報 
発行日 2018-09-28 
種別 判定 
判定請求日 2017-10-11 
確定日 2018-08-06 
事件の表示 上記当事者間の特許第4510060号の判定請求事件について、次のとおり判定する。 
結論 イ号物件説明書に示すフラッシュメモリの読み出し/書き込み制御方法は,特許第4510060号の特許請求の範囲の請求項2に記載された発明の技術的範囲に属する。 
理由 第1 請求の趣旨

本件判定の請求の趣旨は,イ号物件説明書に示すフラッシュメモリによって実施される方法(以下「イ号」という。)は,特許第4510060号(以下「本件特許」という。)の特許請求の範囲の請求項2に記載された発明(以下「本件特許発明」という。)の技術的範囲に属する,との判定を求めるものである。
なお,上記請求の趣旨における「イ号」に関し,判定請求書の第14?15頁では,イ号を方法として,本件特許との対比を行っていることを踏まえると,実質的に請求の要旨の変更を行うものではなく,また,平成30年2月13日付けの審尋に対しても,請求人は,平成30年3月15日に提出した回答書(以下,「請求人回答書1」という。)において,「フラッシュメモリ」から「フラッシュメモリによって実施される方法」と修正しており,これにより,イ号につき判定の対象とする「MX30UF4G28AB-T1」に変更はないから,主要事実を差し替えたり追加したりするものに当たらず,よって,上記のとおりの請求の趣旨として,判定を行う。

第2 本件特許発明について

1.手続の経緯
出願 平成19年 9月14日
出願公開 平成21年 4月 2日
審査請求 平成21年 8月 7日
拒絶理由通知 平成22年 1月 5日付け
意見書,補正書 平成22年 3月15日
特許査定 平成22年 4月 1日付け
特許設定登録 平成22年 5月14日
判定請求書 平成29年10月11日
答弁書 平成30年 2月 5日
審尋(審判) 平成30年 2月13日付け
弁駁書(1) 平成30年 3月15日
回答書(1)(請求人)平成30年 3月15日
弁駁書(2) 平成30年 3月19日
審尋(審判) 平成30年 4月10日付け
回答書(2)(請求人)平成30年 5月14日
回答書(被請求人) 平成30年 6月12日

2.本件特許発明の構成

特許請求の範囲の記載によれば,本件特許発明は,以下のとおりである。(当審注.判定請求書「イ 構成要件の分説」(第4頁3行?20行)に倣い,構成要件毎に分説し,記号2Aないし2Dを付した。以下「構成要件2A」などという。)

「2A 直列接続された複数の浮遊ゲート型不揮発性メモリセルを有するNANDストリングと,前記NANDストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する不揮発性半導体記憶装置の読み出し/書き込み制御方法であって,

2B 選択ワード線に選択電圧を,非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて,NANDストリング内の選択メモリセルの書き込みベリファイ及び通常読み出しを行う際に,

2C 選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線に第1の読み出しパス電圧が駆動回路から印加され,前記二つの隣接非選択ワード線に第1の読み出しパス電圧より高い第2の読み出しパス電圧が駆動回路から印加される

2D ことを特徴とする不揮発性半導体記憶装置の読み出し/書き込み制御方法。」

3.本件特許の明細書の記載

(1)本件特許明細書の発明の詳細な説明には,本件特許発明の課題,その解決手段,効果に関連して,以下の記載がある。(当審注.下線は当審において付加した。以下同じ。)

「【背景技術】
【0002】
現在のNAND型フラッシュメモリでは,個々のメモリセルがフローティングゲート(FG)を備え,FGの電子注入と電子放出により書き込みと消去を行う。FG内の電子注入量を制御することにより,複数のしきい値状態(データ状態)が設定できる。近年では,一つのメモリセルに2ビット,すなわち4値を記憶させるNAND型フラッシュメモリが開発され,量産されている。
【0003】
NAND型フラッシュメモリの微細化,および更なる多値化において,課題となっているのが,フローティングゲート(FG)間の干渉ノイズである。これは,あるメモリセルCell_Aに書き込みを行った後,隣のメモリセルCell_Bに書き込みを行うと,Cell_AのFG電位がCell_BのFGの電位変化の影響を受けて変化し,結果としてしきい値分布が拡がって見える効果である。
【0004】
この様なメモリセル間の干渉の影響を小さくする好ましい書き込み制御方式として,例えば特許文献1の方式が提案されている。ここでは基本的に,4値レベルの最下位レベルから最上位レベルへと一気に変化させるような上位ページ書き込みモードを利用しない。これにより,隣接メモリセル間の干渉ノイズを低減することができる。更に,書き込み時のワード線選択を例えばソース線側から順に行うことを基本としながら,下位ページ書き込みと上位ページ書き込みのワード線選択順を適宜に組み合わせることにより,隣接メモリセル間の干渉をできるだけ低減する。
【0005】
しかしこの特許文献1の書き込み制御方式を用いたとしても,NAND型フラッシュメモリの更なる微細化を進めた場合には,隣接セル間の干渉ノイズの影響を避けることが難しくなる。
【特許文献1】特開2005-243205号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
この発明は,隣接セル間の干渉ノイズを低減した不揮発性半導体記憶装置の読み出し/書き込み制御方法を提供することを目的とする。」

「【0040】
[解決課題]
ここまで,実施の形態のNAND型フラッシュメモリの基本構成と基本書き込み制御方式を説明したが,ここには未だ解決課題が残されている。これを具体的に説明する。
【0041】
図5は,書き込みベリファイ読み出し時及び通常読み出し時のNANDストリング内のバイアス関係を示している。ここでは説明を簡単にするため,NANDストリングを構成するメモリセルがMC0-MC7の8個の例を示している。
【0042】
メモリセルMC2が選択されたとき,そのワード線WL2には選択電圧Vselが与えられ,他の非選択セルMC0-MC1,MC3-7のワード線WL0-1,WL3-7には,非選択セルがデータ状態によらずオンするに必要な読み出しパス電圧Vreadが与えられる。ここで選択電圧Vselは,図4に示すように,書き込みベリファイ時には書き込みレベルに応じて選択されるベリファイ電圧VLv,Vav,Vbv,Vcvのいずれかであり,通常読み出し時にはレベルに応じて選択される各レベル間に設定された読み出し電圧Var,Vbr,Vcrのいずれかである。
【0043】
図6は,選択ワード線WLnのメモリセルにAレベルを書き込む上位ページ書き込みでの書き込みベリファイ時のワード線WLn-2?WLn+2の範囲のメモリセルの状態を示している。ワード線WLnのメモリセルに上位ページ書き込みを行う場合,ワード線WLn-1,WLn-2のメモリセルの書き込みは全て終了しており,E?Cレベルのいずれかの状態にある。ワード線WLn+1のメモリセルは,図2で説明した書き込み順により,下位ページのデータ(LMレベル)が書き込まれた状態又はEレベルの状態にある。更に隣のワード線WLn+2のメモリセルは,Eレベル(消去状態)である。
【0044】
ここで,既に書かれているワード線WLn-1のメモリセルのCレベルに着目すると,この分布は周囲からフローティングゲート間の干渉を受けないとすると実線の分布b1となり,干渉を受けている場合は破線の分布b2となる。ワード線WLn+1においては,干渉がない場合は実線の分布c1,干渉がある場合は破線の分布c2となる。
【0045】
ここで,選択ワード線WLnの隣の非選択ワード線WLn-1,WLn+1は,隣接セル間の干渉を考察すると,それ以外の非選択ワード線とは条件が異なっていることに気づく。即ち,他の非選択ワード線や選択ワード線は,Vreadが印加されるワード線に挟まれているのに対し,ワード線WLn+1,WLn-1では,その両隣のワード線は,一つがVreadであり,他の一つがベリファイ電圧Vavとなっている。
【0046】
これにより,隣接ワード線の一つの電位が低い非選択ワード線WLn-1,WLn+1のメモリセルについては,他の非選択ワード線のセルに比べて,隣接セルの干渉が大きく,見かけのしきい値が高くなる。このことをより具体的に,図8を参照して説明する。
【0047】
図8は,NANDストリング内のメモリセルMCnのフローティングゲートFGnに着目して,その電位に影響を与える容量結合の様子を示している。即ち,FGnは,その上のコントロールゲート(即ちワード線WLn)と容量C2で結合し,チャネルとは容量C1で結合する。基本的には,これらの容量C2,C1による結合比でワード線によるフローティングゲート電位制御,チャネル電位制御が行われる。
【0048】
一方セルの微細化により,着目セルのフローティングゲートFGnは,隣接セルのフローティングゲートとも,また隣接セルのワード線ともそれぞれ容量C3,C4で大きく結合する。
【0049】
このような容量結合の状況下で,いま,ワード線WLn+1にパス電圧Vreadが与えられ,ワード線WLnにそれより低い読み出し電圧が与えられているときの,ワード線WLn+1下のフローティングゲートFGn+1についてみると,これはVreadが与えられたワード線WLn+1の直接の電位制御の結果よりも低くなる。何故なら,ワード線WLnからFGnを介して(即ち容量C2,C3を介して)FGn+1の電位を引き下げる容量結合の効果と,ワード線WLnから直接隣接セルのフローティングゲートFGn+1に対する容量結合(即ち容量C4を介してFGn+1の電位を引き下げる効果)とが相乗して,フローティングゲートFGn+1は,Vreadによる電位上昇が十分に行われない。
【0050】
言い換えれば,選択ワード線に隣接する非選択ワード線下のメモリセルは,見かけ上しきい値が高くなる。即ち図6に示すように,非選択ワード線WLn+1では,LMレベルのメモリセルが見かけ上,一点鎖線の分布c3となり,また非選択ワード線WLn-1下のCレベルのメモリセルは,同様に,一点鎖線で示す分布b3となる。
【0051】
この結果,図6に示したように,非選択ワード線WLn-1のセルのVreadに対するオンマージンdVon_2aと,非選択ワード線WLn-2のセルのVreadに対するオンマージンdVon_1aとの関係は,dVon_1a>dVon_2aとなる。
【0052】
次に図7は,全てのメモリセルに書き込みを行った後で,ワード線WLnのセルデータ(Aレベル)を読み出す場合について同様に,ワード線WLn-2?WLn+2の範囲でセルしきい値の状態を示している。ここでは全てのメモリセルが,隣接セルの干渉によって,規定のしきい値状態(実線)から正方向に分布が拡がった状態(破線)を示している。
【0053】
また,ワード線WLn-1のCレベルセルでは,選択ワード線WLnの読み出し電圧がAレベル付近にある場合には,図6の場合と同様に,一点鎖線で示す分布b3になると考えられる。一方ワード線WLn+1のCレベルセルは,読み出し電圧が与えられた選択ワード線WLn側のセルからの干渉により,一点鎖線で示す分布c3のように見える。
【0054】
選択ワード線WLnのAレベルセルのしきい値変化については,次のようになる。まず図6のWLn+1のセルのLMレベルの分布c1?c3が,図7のWLn+1のセルのCレベルの分布c1?c3にシフトした結果を受けて,FG間の干渉効果で実線のデータ分布a1が破線の分布a2のようになる。これに加えて,非選択ワード線WLn+1のメモリセルのしきい値分布が見かけ上c3となり,そのオン抵抗の上昇が選択ワード線WLnのメモリセルのしきい値設定時のセル電流Icellに影響を与えると,選択ワード線WLnのAレベルに書かれるメモリセルのデータ分布は更に,a3のようにしきい値が正方向にシフトすることになる。
【0055】
このような非選択セルのパス電圧Vreadに対するオンマージンが問題となって書き込み後のデータしきい値分布を拡げる効果は,バックパターンノイズと称される。このバックパターンノイズは一般に,NANDストリング内で早く書き込まれるメモリセル,すなわちセルソース線CELSRC側に近いメモリセルほど見えやすい。しかし,微細化によりメモリセル間の干渉が大きくなると,隣の一つのメモリセルの影響であっても無視できなくなり,小さくなるオンマージンによって,影響が見える可能性がある。」

「【0061】
[実施の形態のR/W方式(その1)]
図9は,実施の形態の読み出し/書き込み(R/W)方式(その1)の書き込みベリファイ動作及び通常読み出し動作におけるNANDストリング内のワード線への印加電圧状態を,図5と対応させて示している。また図10は,選択ワード線WLnの上位ページ書き込みベリファイ動作時のその周囲のワード線のセルしきい値状態を,図11は,同じく全セル書き込み終了後の選択ワード線WLnの読み出し時のセルしきい値状態を,それぞれ図6及び図7と対応させて示している。
【0062】
図9,図10及び図11に示すように,選択ワード線WLnの隣(ビット線側,即ち選択セルより後に書かれるセル側)の非選択ワード線WLn+1には,それ以外の非選択ワード線に印加される読み出しパス電圧Vreadよりも高い読み出しパス電圧Vread2を印加して,書き込みベリファイや,通常の読み出し動作を行う。
・・・(中略)・・・
【0070】
この様な読み出しパス電圧Vread2を導入することにより,非選択ワード線WLn+1のセルでのオン抵抗上昇が抑制され,従って選択ワード線WLnの選択メモリセルのしきい値分布シフトが抑えられる。より具体的に説明すれば,非選択ワード線WLn+1のセルのオン抵抗上昇があると,先に図7で説明したように,選択ワード線WLnのAレベルに書かれるメモリセルのデータ分布はa3のようにしきい値が正方向にシフトする。
【0071】
これに対してこの実施の形態によると,図11に示すように,この選択メモリセルのデータ分布a2からa3へのシフト量が小さくなる。先に説明した解析結果から,デザインルール56nm以下の世代で特にこの効果が顕著になる。」

「【0072】
[実施の形態のR/W方式(その2)]
図13は,実施の形態のR/W方式(その2)の書き込みベリファイ動作及び通常読み出し動作におけるNANDストリング内のワード線への印加電圧状態を,図5及び図9と対応させて示している。また図14は,選択ワード線WLnの上位ページ書き込みベリファイ動作時のその周囲のワード線のセルしきい値状態を,図15は,同じく全セル書き込み終了後の選択ワード線WLnの読み出し時のセルしきい値状態を,それぞれ図6,図10及び図6,図11と対応させて示している。
【0073】
このR/W方式(その2)の先のR/W方式(その1)との相違は,図13に示すように,ベリファイ読み出し時及び通常読み出し時,選択ワード線WLnのビット線側の隣接非選択ワード線WLn+1のみならず,ソース線側の隣接非選択ワード線WLn-1に対して,それ以外の非選択ワード線に与える読み出しパス電圧Vreadより高い読み出しパス電圧Vread2を与えることにある。
【0074】
この場合も,Vread2は,選択ワード線WLnの読み出し電圧による隣接非選択ワード線WLn+1,WLn-1上の非選択セルの見かけ上のしきい値上昇分をキャンセルする程度に調整された電圧である。Vread2-Vreadが大きすぎると,副作用として両隣がVreadとなる非選択ワード線においてVreadに対するオンマージンが縮小され,ワード線WLn+2?WLmによるバックパターンノイズが大きくなる傾向がある。従って,Vread2は,ワード線WLn+1のメモリセルでの影響を抑制する程度に設定することが望ましい。
【0075】
この様なR/W方式(その2)によれば,先のR/W方式(その1)の効果に加えて,WLn-1のセルでのオンマージン低下による書き込みベリファイ時及び通常読み出し時のNANDストリング全体のセル電流Icellの減少が抑制される。」

(2)上記(1)より,以下のとおりと認められる。

ア 本件特許発明が解決しようとする課題について

(ア)NAND型フラッシュメモリの微細化,および更なる多値化において,フローティングゲート(FG)間の干渉ノイズが課題となっており,これは,あるメモリセルCell_Aに書き込みを行った後,隣のメモリセルCell_Bに書き込みを行うと,Cell_AのFG電位がCell_BのFGの電位変化の影響を受けて変化し,結果としてしきい値分布が拡がって見える効果である。(段落【0003】)

(イ)このようなメモリセル間の干渉の影響を小さくする好ましい書き込み制御方式として,4値レベルの最下位レベルから最上位レベルへと一気に変化させるような上位ページ書き込みモードを利用しない方式が提案されているが,このような書き込み制御方式を用いたとしても,NAND型フラッシュメモリの更なる微細化を進めた場合には,隣接セル間の干渉ノイズの影響を避けることが難しくなる。(段落【0004】?【0005】)

(ウ)具体的には,図5に示されるNANDストリングを構成するメモリセルがMC0-MC7の8個の例において,メモリセルMC2が選択されたとき,そのワード線WL2には選択電圧Vselが与えられ,他の非選択セルMC0-MC1,MC3-7のワード線WL0-1,WL3-7には,非選択セルがデータ状態によらずオンするに必要な読み出しパス電圧Vreadが与えられるところ,選択ワード線WLnの隣の非選択ワード線WLn-1,WLn+1については,隣接ワード線である選択ワード線WLnの電位が低いため,他の非選択ワード線のセルに比べて,隣接セルの干渉が大きく,見かけのしきい値が高くなり,この結果,非選択ワード線WLn-1のセルのVreadに対するオンマージンdVon_2aと,非選択ワード線WLn-2のセルのVreadに対するオンマージンdVon_1aとの関係は,dVon_1a>dVon_2aとなる。(段落【0041】,【0042】,【0045】,【0046】,【0051】)
このような非選択セルのパス電圧Vreadに対するオンマージンが問題となって書き込み後のデータしきい値分布を拡げる効果は,バックパターンノイズと称され,微細化によりメモリセル間の干渉が大きくなると,隣の一つのメモリセルの影響であっても無視できなくなり,小さくなるオンマージンによって,影響が見える可能性がある。(段落【0055】)

イ 本件特許発明における課題の解決手段について

従来技術における上記の課題を解決することを目的とし,ベリファイ読み出し時及び通常読み出し時,選択ワード線WLnのビット線側の隣接非選択ワード線WLn+1のみならず,ソース線側の隣接非選択ワード線WLn-1に対して,それ以外の非選択ワード線に与える読み出しパス電圧Vreadより高い読み出しパス電圧Vread2を与えるとの構成とする。(段落【0073】)

ウ 本件特許発明による効果について

上記のような構成とすることで,非選択ワード線WLn-1,WLn+1のセルでのオン抵抗上昇が抑制され,選択ワード線WLnの選択メモリセルのしきい値分布シフトが抑えられるとともに,WLn-1のセルでのオンマージン低下による書き込みベリファイ時及び通常読み出し時のNANDストリング全体のセル電流Icellの減少が抑制される,との効果を奏する。(段落【0070】,【0075】)
なお,その際に,非選択ワード線WLn-1,WLn+1に対し与えられるVread2は,選択ワード線WLnの読み出し電圧による隣接非選択ワード線WLn+1,WLn-1上の非選択セルの見かけ上のしきい値上昇分をキャンセルする程度に調整された電圧であり(段落【0074】),
すなわち,非選択ワード線WLn-1,WLn+1のセルでのオン抵抗上昇を抑制するという,上記効果を奏するよう,選択ワード線WLnに隣接しそれとのメモリセル間干渉が問題となる非選択ワード線WLn-1,WLn+1については,非選択セルの見かけ上のしきい値上昇分をキャンセルする程度に調整された電圧であるVread2を与えるものであって,低い電位である選択ワード線WLnからの影響を受けないそれ以外の非選択ワード線については全て,上記イのとおり,Vread(<Vread2)を与えるものであると認められる。(段落【0073】)


第3 イ号の特定

1.イ号が実施されるフラッシュメモリ
(1) 合議体の特定
ア イ号が実施されるフラッシュメモリについて,平成29年10月11日付けの判定請求書と共に提出されたイ号物件説明書には,

『イ号物件は,製品番号が「MX30UF4G28AB-T1」であるフラッシュメモリである(甲第2号証,第4,5頁)』(イ号物件説明書第1頁2行?3行)

と記載されているところ,請求人回答書1と共に提出された,甲第4号証(宣誓供述書(牧野英一氏))(以下,「甲4」という。)によれば,平成28年11月25日,東芝メモリ株式会社社員である牧野英一は,株式会社東芝 ストレージ&デバイスソリューション社知的財産部の石川隆史からの依頼を受けて,「MX30UF4G28AB-T1」の針当て解析を行うこととし(甲4の第2頁,添付資料●2(「●2」は,「2」の丸数字を示す。以下,同じ。)),同年同月30日,東芝メモリ株式会社社員である古田優佳に針当て解析を指示し(甲4の第5頁,添付資料●2),同年12月1日,株式会社エルテックから「MX30UF4G28AB-T1」を2個受領し(甲4の第4頁,添付資料●2),同年同月12日,古田優佳から,「MX30UF4G28AB-T1」の針当てによる測定結果をまとめた資料(甲4の添付資料●12)の提出を受け(甲4の第7頁,添付資料●13),当該測定結果をまとめた資料(甲4の添付資料●12)が,甲第2号証(調査報告書)の元となる資料であることが示されていることを踏まえると,甲第2号証において実際に分析の対象とされたのは「MX30UF4G28AB-T1」であると,矛盾なく認めることができる。
以上から,イ号として,製品番号「MX30UF4G28AB-T1」のフラッシュメモリにおいて実施される方法,を特定することができる。

イ また,甲第2号証の第9?13頁には,上記アのフラッシュメモリに対する読み出し動作の分析結果が示されていること,及び,同じく甲第2号証の第14?19頁には,上記フラッシュメモリに対する書き込み動作の分析結果が示されていることから,上記アの,「MX30UF4G28AB-T1」のフラッシュメモリにおいて実施される方法として,フラッシュメモリの読み出し/書き込み制御方法,が認められる。

ウ また,甲第3号証(「MX30UFxG26(28)AB」のデータシート)の第8,16頁によれば,上記アのフラッシュメモリが,NAND型フラッシュメモリであること,及び,直列接続された32個のセルを有するNANDストリングを有すること,を特定することができ,また,NAND型フラッシュメモリを構成する各セルについて,浮遊ゲートや制御ゲートを有する不揮発性メモリセルであることや,各セルの制御ゲートにそれぞれワード線が接続されていることは,自明である。

エ 以上,アないしウによれば,イ号として,

直列接続された32個の浮遊ゲート型不揮発性メモリセルを有するNANDストリングと,前記NANDストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する,製品番号「MX30UF4G28AB-T1」のNAND型フラッシュメモリの読み出し/書き込み制御方法

を特定し認めることができる。

(2) 被請求人の主張について
それに対し,被請求人は,平成30年2月5日付け答弁書(以下,「答弁書」という。)において,

『甲第2号証(以下「甲2」・調査報告書)を見ても,検証の対象とされたフラッシュメモリが,「MX30UF4G28AB-T1」であることを示す証拠は一切ない。甲2の5頁には,非常に不鮮明な写真が掲載されているが(しかも,これは,右上の「報告書 NO.J1FAA11314」の記載からすると,別の報告書の写しのようである),当該素子のパッケージ写真からは,製品番号は特定できない。』(答弁書第4頁7行?12行)

『この点は,イ号物件説明書の1頁に掲載された写真を見ても同様である。同頁に掲載された写真は,以下のものであるが,この写真からは,製品番号に関連する文字としては,「MX30UF」と「-T1」の部分は読み取れるが,これらの間に記載されている文字が何であるかは読み取ることができない。
・・・(中略)・・・
イ号物件説明書は,証拠に基づいて作成されるべきものであるところ,このような,証拠に基づかないイ号製品の説明は,根拠がなく,不適切である。』(答弁書第5頁3行?12行)

と主張するが,甲4に示された一連の経緯から,甲第2号証において実際に分析の対象とされたのは「MX30UF4G28AB-T1」であると矛盾なく認めることができるのは,上記(1)のアのとおりであるから,被請求人の上記主張は採用できない。


2.イ号の読み出し/書き込みについて
(1) 合議体の特定
ア イ号の読み出し/書き込みについて,イ号物件説明書には,

(ア)「MX30UF4G28AB-T1」のページ読み出しについて説明する。「MX30UF4G28AB-T1」のデータシートの交流波形(甲第3号証,第19頁)によれば,読み出し動作は,「00h」のコマンドを発行し,各アドレスを指定し,「30h」のコマンドを発行することによって行われる,(イ号物件説明書第5頁1行?第7頁6行)

(イ)「MX30UF4G28AB-T1」のページ書き込みについて説明する。「MX30UF4G28AB-T1」のデータシートの交流波形(甲第3号証,第28頁)によれば,書き込み動作は,「80h」のコマンドを発行し,各アドレスを指定し,「10h」のコマンドを発行することによって行われる,(イ号物件説明書第10頁10行?第11頁末行)

と記載され,また,甲第2号証の第9?13頁,第14?19頁には,イ号に係るフラッシュメモリに対する読み出し動作及び書き込みベリファイ動作の分析結果がそれぞれ示されていること,及び,NAND型フラッシュメモリに対して読み出し/書き込みベリファイを行う際に,NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線には,読み出し/書き込み対象とするための選択電圧を,NANDストリング内の上記読み出し/書き込み対象のメモリセル以外のメモリセルの制御ゲートに接続されたワード線には,当該メモリセルをオンさせる読み出しパス電圧を,それぞれ与えることは技術常識と言えることから,上記1.の(1)エで特定したイ号の方法が,

NANDストリング内の読み出し/書き込み対象のメモリセルに対しアドレスを指定しコマンドを発行することで書き込みベリファイ及び読み出しを行う際に,NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線に,読み出し/書き込み対象とするための選択電圧を,NANDストリング内の上記読み出し/書き込み対象のメモリセル以外のメモリセルの制御ゲートに接続されたワード線に,当該メモリセルをオンさせる読み出しパス電圧を与える,

ものであると認められる。

3.イ号による読み出し/書き込み時の電圧について
(1) 合議体の特定
ア 甲第3号証の第15頁によれば,上記1.の(1)エで特定したイ号に係るNAND型フラッシュメモリが,高電圧回路を有する,ことが認められる。

イ また,甲第2号証の第11?12頁の波形図に示された分析結果によれば,イ号に係る上記NAND型フラッシュメモリの読み出しにおいて,読み出し対象のメモリセルのアドレスの値を一つずつインクリメントした際に,ワード線1,ワード線20,及び,ワード線26の各ワード線について電圧を測定すると,当該ワード線が,読み出し対象のメモリセルのワード線,となるようアドレス指定された場合には,上記測定電圧は0.48Vであり,また,当該ワード線が,読み出し対象のメモリセルのワード線に隣接するワード線,となるようアドレス指定された場合には,上記測定電圧は6.4Vであり,また,当該ワード線が,読み出し対象のメモリセルのワード線,及び,当該読み出し対象のメモリセルのワード線に隣接するワード線,以外のワード線,となるようアドレス指定された場合には,上記測定電圧は5.9Vである,ことが認められる。

ウ また,甲第2号証の第13頁の波形図に示された分析結果によれば,イ号に係る上記NAND型フラッシュメモリの読み出しにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.9Vであり,ワード線24の測定電圧は6.4Vであり,ワード線25の測定電圧は0.48Vであり,ワード線26の測定電圧は6.4Vであり,ワード線27の測定電圧は5.9Vである,ことが認められる。

エ また,甲第2号証の第16?18頁の波形図に示された分析結果によれば,イ号に係る上記NAND型フラッシュメモリの書き込みベリファイにおいて,書き込み対象のメモリセルのアドレスの値を一つずつインクリメントした際に,ワード線1,ワード線20,及び,ワード線26の各ワード線について電圧を測定すると,当該ワード線が,書き込み対象のメモリセルのワード線,となるようアドレス指定された場合には,上記測定電圧は2.0Vであり,また,当該ワード線が,書き込み対象のメモリセルのワード線に隣接するワード線,となるようアドレス指定された場合には,上記測定電圧は6.2Vであり,また,当該ワード線が,書き込み対象のメモリセルのワード線,及び,当該書き込み対象のメモリセルのワード線に隣接するワード線,以外のワード線,となるようアドレス指定された場合には,上記測定電圧は5.7Vである,ことが認められる。

オ また,甲第2号証の第19頁の波形図に示された分析結果によれば,イ号に係る上記NAND型フラッシュメモリの書き込みベリファイにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが書き込み対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.7Vであり,ワード線24の測定電圧は6.2Vであり,ワード線25の測定電圧は2.0Vであり,ワード線26の測定電圧は6.2Vであり,ワード線27の測定電圧は5.7Vである,ことが認められる。

カ 以上,アないしオによれば,イ号が,

上記NAND型フラッシュメモリが,高電圧回路を有し,
上記NAND型フラッシュメモリの読み出しにおいて,読み出し対象のメモリセルのアドレスの値を一つずつインクリメントした際に,ワード線1,ワード線20,及び,ワード線26の各ワード線について電圧を測定すると,当該ワード線が,読み出し対象のメモリセルのワード線,となるようアドレス指定された場合には,上記測定電圧は0.48Vであり,また,当該ワード線が,読み出し対象のメモリセルのワード線に隣接するワード線,となるようアドレス指定された場合には,上記測定電圧は6.4Vであり,また,当該ワード線が,読み出し対象のメモリセルのワード線,及び,当該読み出し対象のメモリセルのワード線に隣接するワード線,以外のワード線,となるようアドレス指定された場合には,上記測定電圧は5.9Vであり,
上記NAND型フラッシュメモリの読み出しにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.9Vであり,ワード線24の測定電圧は6.4Vであり,ワード線25の測定電圧は0.48Vであり,ワード線26の測定電圧は6.4Vであり,ワード線27の測定電圧は5.9Vであり,
上記NAND型フラッシュメモリの書き込みベリファイにおいて,書き込み対象のメモリセルのアドレスの値を一つずつインクリメントした際に,ワード線1,ワード線20,及び,ワード線26の各ワード線について電圧を測定すると,当該ワード線が,書き込み対象のメモリセルのワード線,となるようアドレス指定された場合には,上記測定電圧は2.0Vであり,また,当該ワード線が,書き込み対象のメモリセルのワード線に隣接するワード線,となるようアドレス指定された場合には,上記測定電圧は6.2Vであり,また,当該ワード線が,書き込み対象のメモリセルのワード線,及び,当該書き込み対象のメモリセルのワード線に隣接するワード線,以外のワード線,となるようアドレス指定された場合には,上記測定電圧は5.7Vであり,
上記NAND型フラッシュメモリの書き込みベリファイにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが書き込み対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.7Vであり,ワード線24の測定電圧は6.2Vであり,ワード線25の測定電圧は2.0Vであり,ワード線26の測定電圧は6.2Vであり,ワード線27の測定電圧は5.7Vである,

と認めることができる。

(2) 被請求人の主張について
それに対し,被請求人は,答弁書において,

『甲2の6頁では,写真の説明として,「CG●●」という番号が示されているのみで,そもそも当該番号を示した線がワード線にあたることは何ら示されていない。また,「CG25」等の番号そのものについても,何を根拠にするものなのかを理解することができない。』(答弁書第6頁下から3行?第7頁1行)

と主張するが,イ号に係るNAND型フラッシュメモリである「MX30UF4G28AB-T1」の,ポリシリコン配線層のワード線と,第3配線層のCG線との接続関係は,各配線層を剥離解析することによって,確認することができるものと認められ,また,甲第7号証の添付資料●4(平成30年3月7日付け半導体製品解析報告書)の第3頁に,CG線(CG0-CG31)とWordLine(WL0-WL31)の接続関係が示されていることも総合すると,全てのワード線はいずれかのCG線に接続されており,CG線の波形を測定することで,対応するワード線の波形を観察できるものと認められ,甲第2号証に係る調査は,イ号に係るNAND型フラッシュメモリである「MX30UF4G28AB-T1」の各ワード線が,それぞれどのCG線に接続されているかを確認した上で行ったものと認めることができるから,被請求人の上記主張は採用できない。

4.イ号

上記1.ないし3.を総合すると,イ号は以下のとおり分説した構成を具備するものと認められる(構成ごとに記号2a?2dを付した。以下,分説した構成を「構成2a」などという。)。

『2a 直列接続された32個の浮遊ゲート型不揮発性メモリセルを有するNANDストリングと,前記NANDストリング内の各メモリセルの制御ゲートにそれぞれ接続される複数のワード線とを有する,製品番号「MX30UF4G28AB-T1」のNAND型フラッシュメモリの読み出し/書き込み制御方法であって,

2b NANDストリング内の読み出し/書き込み対象のメモリセルに対しアドレスを指定しコマンドを発行することで書き込みベリファイ及び読み出しを行う際に,NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線に,読み出し/書き込み対象とするための選択電圧を,NANDストリング内の上記読み出し/書き込み対象のメモリセル以外のメモリセルの制御ゲートに接続されたワード線に,当該メモリセルをオンさせる読み出しパス電圧を与え,

2c 上記NAND型フラッシュメモリが,高電圧回路を有し,
上記NAND型フラッシュメモリの読み出しにおいて,読み出し対象のメモリセルのアドレスの値を一つずつインクリメントした際に,ワード線1,ワード線20,及び,ワード線26の各ワード線について電圧を測定すると,当該ワード線が,読み出し対象のメモリセルのワード線,となるようアドレス指定された場合には,上記測定電圧は0.48Vであり,また,当該ワード線が,読み出し対象のメモリセルのワード線に隣接するワード線,となるようアドレス指定された場合には,上記測定電圧は6.4Vであり,また,当該ワード線が,読み出し対象のメモリセルのワード線,及び,当該読み出し対象のメモリセルのワード線に隣接するワード線,以外のワード線,となるようアドレス指定された場合には,上記測定電圧は5.9Vであり,
上記NAND型フラッシュメモリの読み出しにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.9Vであり,ワード線24の測定電圧は6.4Vであり,ワード線25の測定電圧は0.48Vであり,ワード線26の測定電圧は6.4Vであり,ワード線27の測定電圧は5.9Vであり,
上記NAND型フラッシュメモリの書き込みベリファイにおいて,書き込み対象のメモリセルのアドレスの値を一つずつインクリメントした際に,ワード線1,ワード線20,及び,ワード線26の各ワード線について電圧を測定すると,当該ワード線が,書き込み対象のメモリセルのワード線,となるようアドレス指定された場合には,上記測定電圧は2.0Vであり,また,当該ワード線が,書き込み対象のメモリセルのワード線に隣接するワード線,となるようアドレス指定された場合には,上記測定電圧は6.2Vであり,また,当該ワード線が,書き込み対象のメモリセルのワード線,及び,当該書き込み対象のメモリセルのワード線に隣接するワード線,以外のワード線,となるようアドレス指定された場合には,上記測定電圧は5.7Vであり,
上記NAND型フラッシュメモリの書き込みベリファイにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが書き込み対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.7Vであり,ワード線24の測定電圧は6.2Vであり,ワード線25の測定電圧は2.0Vであり,ワード線26の測定電圧は6.2Vであり,ワード線27の測定電圧は5.7Vである,

2d NAND型フラッシュメモリの読み出し/書き込み制御方法。』


第4 属否の判断

イ号が,本件特許発明の構成要件2A-2Dを充足するか否かについて検討する。

1.構成要件2A,2Dについて

イ号の構成2aの「浮遊ゲート型不揮発性メモリセル」,「NANDストリング」,「制御ゲート」,「ワード線」,「「MX30UF4G28AB-T1」のNAND型フラッシュメモリ」は,それぞれ本件特許発明の「浮遊ゲート型不揮発性メモリセル」,「NANDストリング」,「制御ゲート」,「ワード線」,「不揮発性半導体記憶装置」に相当し,イ号の構成2aと本件特許発明の構成要件2Aは一致している。
同様に,イ号の構成2dと本件特許発明の構成要件2Dは一致している。

したがって,イ号の構成2a,2dは,それぞれ本件特許発明の構成要件2A,2Dを充足する。

2.構成要件2Bについて

イ号の構成2bの「NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線」,「NANDストリング内の上記読み出し/書き込み対象のメモリセル以外のメモリセルの制御ゲートに接続されたワード線」は,それぞれ本件特許発明の「選択ワード線」,「非選択ワード線」に相当し,また,イ号の構成2bの「NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線」に与えられる「読み出し/書き込み対象とするための選択電圧」,「NANDストリング内の上記読み出し/書き込み対象のメモリセル以外のメモリセルの制御ゲートに接続されたワード線」に与えられる「当該メモリセルをオンさせる読み出しパス電圧」は,それぞれ本件特許発明の「選択ワード線」に与えられる「選択電圧」,「非選択ワード線」に「セルデータによらず」与えられる「非選択メモリセルをオンさせる読み出しパス電圧」に相当する。
そうすると,イ号の構成2bに係る,「NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線に,読み出し/書き込み対象とするための選択電圧を,NANDストリング内の上記読み出し/書き込み対象のメモリセル以外のメモリセルの制御ゲートに接続されたワード線に,当該メモリセルをオンさせる読み出しパス電圧を与え」て,「NANDストリング内の読み出し/書き込み対象のメモリセルに対しアドレスを指定しコマンドを発行することで書き込みベリファイ及び読み出しを行う際」は,
本件特許発明の構成要件2Bに係る,「選択ワード線に選択電圧を,非選択ワード線にセルデータによらず非選択メモリセルをオンさせる読み出しパス電圧を与えて,NANDストリング内の選択メモリセルの書き込みベリファイ及び通常読み出しを行う際」に一致しているといえる。

したがって,イ号の構成2bは,本件特許発明の構成要件2Bを充足する。

3.構成要件2Cについて
(1) 判断

ア イ号の構成2cの「5本連続したワード線23-27のうち,ワード線25のメモリセル」が「読み出し対象」または「書き込み対象」として「選択された際」の,「ワード線25」は,構成2bの「NANDストリング内の読み出し/書き込み対象のメモリセルの制御ゲートに接続されたワード線」といえることから,本件特許発明の「選択ワード線」に相当し,また,イ号の構成2cの「5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象として選択された際」の,「ワード線24」及び「ワード線26」は,本件特許発明の「選択ワード線に隣接する二つの隣接非選択ワード線」に相当し,さらに,イ号の構成2cの「5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象として選択された際」の,「ワード線23」及び「ワード線27」に加えて,イ号に係る「NAND型フラッシュメモリ」を構成する「直列接続された32個の浮遊ゲート型不揮発性メモリセルを有するNANDストリング」の中の,上記「5本連続したワード線23-27」以外のワード線,すなわち,「ワード線0-22,28-31」についても,「ワード線25のメモリセルが読み出し対象として選択された際」には,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」に当たるといえるから,イ号の「ワード線25のメモリセルが読み出し対象として選択された際」の,「ワード線23」及び「ワード線27」及び「ワード線0-22,28-31」は,本件特許発明の「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」に相当するといえる。
また,イ号の構成2cの「5本連続したワード線23-27のうち,ワード線25のメモリセル」が「読み出し対象」または「書き込み対象」として「選択された際」の,「ワード線24」及び「ワード線26」の測定電圧である「6.4V」または「6.2V」,「ワード線23」及び「ワード線27」の測定電圧である「5.9V」または「5.7V」は,それぞれ本件特許発明の「第2の読み出しパス電圧」,「第1の読み出しパス電圧」に対応するところ,イ号の構成2cにおける,「ワード線24」及び「ワード線26」の測定電圧である「6.4V」または「6.2V」は,「ワード線23」及び「ワード線27」の測定電圧である「5.9V」または「5.7V」よりも高い値であることから,イ号の構成2cの,「ワード線24」及び「ワード線26」の測定電圧である「6.4V」または「6.2V」は,本件特許発明の「第1の読み出しパス電圧より高い第2の読み出しパス電圧」に相当し,また,イ号の構成2cの,「ワード線23」及び「ワード線27」の測定電圧である「5.9V」または「5.7V」は,本件特許発明の「第1の読み出しパス電圧」に相当するとともに,イ号の,「ワード線0-22,28-31」の測定電圧については上記「ワード線23」及び「ワード線27」と同様に測定されうると解するのが相当であるから,当該「ワード線0-22,28-31」の測定電圧についても,本件特許発明の「第1の読み出しパス電圧」に相当するといえる。

イ ここで,イ号は,構成2cのとおり「NAND型フラッシュメモリが,高電圧回路を有」するものであり,甲第2号証に係る調査方法において,イ号において,「ワード線24」及び「ワード線26」から測定された「6.4V」または「6.2V」,及び,「ワード線23」及び「ワード線27」から測定された「5.9V」または「5.7V」が,「高電圧回路」からの電圧印加以外の要因により生じたと想定されない以上,「高電圧回路」からの電圧印加によるものであると解するのが相当と認められ,よって,イ号の構成2cの「高電圧回路」は,本件特許発明の「駆動回路」に相当するといえ,また,上記アの検討も踏まえると,イ号の構成2cの「ワード線24」及び「ワード線26」から測定された「6.4V」または「6.2V」が「高電圧回路」からの電圧印加によるものであること,及び,「ワード線23」及び「ワード線27」,「ワード線0-22,28-31」からの測定電圧である「5.9V」または「5.7V」が「高電圧回路」からの電圧印加によるものであることは,それぞれ本件特許発明の「前記二つの隣接非選択ワード線に第1の読み出しパス電圧より高い第2の読み出しパス電圧が駆動回路から印加される」,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線に第1の読み出しパス電圧が駆動回路から印加され」に相当する。

ウ そうすると,イ号の構成2cに係る,「上記NAND型フラッシュメモリが,高電圧回路を有」するとともに,「上記NAND型フラッシュメモリの読み出しにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.9Vであり,ワード線24の測定電圧は6.4Vであり,ワード線25の測定電圧は0.48Vであり,ワード線26の測定電圧は6.4Vであり,ワード線27の測定電圧は5.9Vであり」,「上記NAND型フラッシュメモリの書き込みベリファイにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが書き込み対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.7Vであり,ワード線24の測定電圧は6.2Vであり,ワード線25の測定電圧は2.0Vであり,ワード線26の測定電圧は6.2Vであり,ワード線27の測定電圧は5.7Vである」とともに,「NAND型フラッシュメモリ」を構成する「直列接続された32個の浮遊ゲート型不揮発性メモリセルを有するNANDストリング」を有することは,
本件特許発明の構成要件2Cに係る,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線に第1の読み出しパス電圧が駆動回路から印加され,前記二つの隣接非選択ワード線に第1の読み出しパス電圧より高い第2の読み出しパス電圧が駆動回路から印加される」に一致しているといえる。

(2) 被請求人の主張について
ア 被請求人は,平成30年6月12日に提出した回答書(以下,「被請求人回答書」という。)において,概略,

(ア)請求人は,「隣接非選択ワード線ではない非選択ワード線」については,単に,CG23,CG27の測定結果を示すのみであり,それ以外の「隣接非選択ワード線ではない非選択ワード線」について,何ら証拠を示していないから,請求人は,構成要件2Cの充足性について,立証できていないといえる,(被請求人回答書第4頁12行?21行)

(イ)本件特許の出願経過において,出願人(請求人の親会社である株式会社東芝)は,引用文献1(乙第3号証)について,平成22年3月15日付け(受付日)意見書(乙第4号証)において,以下のとおり主張し,第2の読み出しパス電圧の上昇が,駆動回路からの電圧の印加によらない場合もあることを明確に説明している,

「引用文献1に開示のものは,一見,NAND型の不揮発性半導体記憶装置の読み出し動作として,選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線(CGn)に第1の読み出しパス電圧(Vread)を与え,上記二つの隣接非選択ワード線(CGi-1,+1)に第1の読み出しパス電圧より高い第2の読み出しパス電圧(Vread’)を与えているように見えますが,段落[0075],[0078]の説明からも明らかなように,選択ワード線WLiがVsel1からVsel2へと上昇する時に,選択ワード線WLiの隣の非選択ワード線WLi-1,WLi+1がフローティング状態となった結果,隣接非選択ワード線WLi-1,WLi+1の電圧が電圧Vsel2の影響で第2の読み出しパス電圧(Vread’)に上昇しただけであり,駆動回路から読み出しパス電圧(Vread’)を印加している訳ではなく,駆動回路からいかなる電圧も印加していないのであります。」(乙第4号証,第2頁)

そうすると,当業者である本件特許の出願人が,上記のとおり説明している以上,選択ワード線の隣接非選択ワード線における電圧上昇(第2の電圧と第1の電圧の差)をもたらす要因が,高電圧回路による電圧印加の他にあり得ないといえないことは明らかである,(被請求人回答書第5頁8行?第6頁5行)

と主張する。

イ しかしながら,上記アの被請求人の主張は,以下の理由により,いずれも採用できない。

(ア) 上記アの(ア)の主張について
a 本件特許発明における,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」とは,一つのNANDストリングを構成する各メモリセルの制御ゲートにそれぞれ接続されるワード線のうちの非選択ワード線から,選択ワード線に隣接する二つの隣接非選択ワード線を除いた全ての非選択ワード線を指すと解されることから,「二つの隣接非選択ワード線」の「第2の読み出しパス電圧」が,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」の「第1の読み出しパス電圧」より「高い」,とは,一つのNANDストリングを構成するメモリセルに接続される非選択ワード線のうち,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」全てについて,上記「第2の読み出しパス電圧」より低い「第1の読み出しパス電圧」が与えられることを意味するところ,甲第2号証は,イ号について,あるワード線が読み出し/書き込み対象としてアドレス指定された場合(イ号の構成2cにおける「ワード線25」)の,選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線について,どのような電圧が与えられているかの測定結果を全ては示していない(ワード線0?23及び27?31のうち,ワード線23,27しか測定結果が示されていない。)。

b しかしながら,イ号は,構成2cのとおり,「NAND型フラッシュメモリが,高電圧回路を有」するものであり,また,ワード線0?31に相当するCG線0?31全てについて,共通のアドレス回路によりアドレスが指定され線が選択されていると解されることからして,読み出し/書き込み対象のメモリセルのアドレスの値を指定した際に,ワード線0?31について電圧を測定すると,読み出し/書き込み対象のメモリセルのワード線となるようアドレス指定された状態,読み出し/書き込み対象のメモリセルのワード線に隣接するワード線となるようアドレス指定された状態,及び,読み出し対象のメモリセルのワード線及び当該読み出し対象のメモリセルのワード線に隣接するワード線以外のワード線となるようアドレス指定された状態,それぞれの状態で,他のワード線と同様の電圧が測定され得ると解することができる。
また,イ号は,構成2cのとおり,「NAND型フラッシュメモリの読み出しにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.9Vであり,ワード線24の測定電圧は6.4Vであり,ワード線25の測定電圧は0.48Vであり,ワード線26の測定電圧は6.4Vであり,ワード線27の測定電圧は5.9Vであり」,「NAND型フラッシュメモリの書き込みベリファイにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが書き込み対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.7Vであり,ワード線24の測定電圧は6.2Vであり,ワード線25の測定電圧は2.0Vであり,ワード線26の測定電圧は6.2Vであり,ワード線27の測定電圧は5.7Vであ」ることから,ワード線1,20,26以外のワード線,すなわち,ワード線0,2?19,21?25,27?31についても,ワード線1,20,26と同様,読み出し/書き込み対象のメモリセルのアドレスの値を一つずつインクリメントして,電圧を測定すれば,当該ワード線が読み出し/書き込み対象のメモリセルのワード線となるようアドレス指定された場合には,測定電圧は0.48V/2.0Vであり,当該ワード線が読み出し/書き込み対象のメモリセルのワード線に隣接するワード線となるようアドレス指定された場合には,測定電圧は6.4V/6.2Vであり,また,当該ワード線が読み出し/書き込み対象のメモリセルのワード線及び当該読み出し対象のメモリセルのワード線に隣接するワード線以外のワード線となるようアドレス指定された場合には,測定電圧は5.9V/5.7Vであることを確認することができる,と解するのが相当と認められる。このような理解は,甲第10号証(針当たり波形測定結果報告書)に示された測定結果からも裏付けられる。

c 上記bの検討によれば,イ号において,ワード線25のメモリセルが読み出し/書き込み対象となるようアドレス指定された際には,ワード線0?22及び28?31は,読み出し/書き込み対象のメモリセルのワード線及び当該読み出し対象のメモリセルのワード線に隣接するワード線以外のワード線となるようアドレス指定された場合のワード線に相当するから,ワード線23,及び,ワード線27と同様に,電圧を測定すれば5.9V/5.7Vとなると解することができる。
そして,イ号は,構成2cのとおり,「NAND型フラッシュメモリの読み出しにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが読み出し対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.9Vであり,ワード線24の測定電圧は6.4Vであり,ワード線25の測定電圧は0.48Vであり,ワード線26の測定電圧は6.4Vであり,ワード線27の測定電圧は5.9Vであり」,「NAND型フラッシュメモリの書き込みベリファイにおいて,5本連続したワード線23-27のうち,ワード線25のメモリセルが書き込み対象となるようアドレス指定された際に,ワード線23,ワード線24,ワード線25,ワード線26,及び,ワード線27の各ワード線について電圧を測定すると,ワード線23の測定電圧は5.7Vであり,ワード線24の測定電圧は6.2Vであり,ワード線25の測定電圧は2.0Vであり,ワード線26の測定電圧は6.2Vであり,ワード線27の測定電圧は5.7Vである」ことから,イ号については,ワード線25のメモリセルが読み出し/書き込み対象となるようアドレス指定された場合の一つのNANDストリングを構成するメモリセルに接続される非選択ワード線のうち,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」全て(ワード線0?23及び27?31)について,「選択ワード線に隣接する二つの隣接非選択ワード線」(ワード線24,26)における「第2の読み出しパス電圧」より低い「第1の読み出しパス電圧」が与えられると解することができる。
そうすると,イ号について,「二つの隣接非選択ワード線」の「第2の読み出しパス電圧」が,「選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線」の「第1の読み出しパス電圧」より「高い」,と特定できるとするのが相当である。

d 被請求人は,「隣接非選択ワード線ではない非選択ワード線」については,単に,CG23,CG27の測定結果を示すのみであり,それ以外の「非選択ワード線」について,何ら証拠を示していない,と主張するが,上記bのとおり,CG線0?22及び28?31にそれぞれ相当するワード線0?22及び28?31についても,上記ワード線23,27と同様の電圧が印加されていると理解でき,請求人の立証は十分であるといえることから,被請求人の上記主張は採用できない。

(イ) 上記アの(イ)の主張について
a 甲第3号証の第15頁に示された「MX30UF4G28AB-T1」のデータシートのブロック図(甲第3号証,第15頁)によれば,イ号のいずれのワード線にも,共通の高電圧回路から電圧が印加されていると一応認められ,また,甲第2号証の第13頁の下図に示された,5本の連続したワード線(ワード線23-27)における電圧の針当たり波形の時間推移をみると,イ号における,選択ワード線に相当するワード線25における電圧変化と,隣接非選択ワード線に相当するワード線24,26おける電圧変化とでは,測定開始後の増加から減少に転ずるタイミングにおいて異なっており,これによれば,選択ワード線に相当するワード線25における電圧変化と,隣接非選択ワード線に相当するワード線24,26おける電圧変化との間に,何らかの相互作用が働いているとの関係を認めることはできず,そうすると,イ号について,隣接非選択ワード線に相当するワード線24,26から測定された高めの電圧は,選択ワード線に相当するワード線25における電圧変化によりもたらされたものではなく,そして,甲第2号証に係る調査方法において他の要因が想定されない以上,高電圧回路からの電圧印加によるものであると解するのが相当と認められる。
また,イ号における,隣接非選択ワード線以外の非選択ワード線に相当するワード線23,27の測定電圧,及び,「NAND型フラッシュメモリ」を構成する「直列接続された32個の浮遊ゲート型不揮発性メモリセルを有するNANDストリング」の中の「ワード線0-22,28-31」から測定される電圧についても,高電圧回路からの電圧印加によるものであることは明らかである。
そうすると,イ号について,「第1の読み出しパス電圧」が「駆動回路」からの「印加」により与えられ,「第1の読み出しパス電圧より高い第2の読み出しパス電圧」が「駆動回路」からの「印加」により与えられる,と特定できるとするのが相当である。

b 被請求人は,株式会社東芝が出願人として本件特許発明の審査段階において平成22年3月15日に提出した意見書(乙第4号証)における主張を引用して,本件特許の審査段階における拒絶理由通知で引用された引用文献1である特開2005-285185号公報(乙第3号証)に記載されたNAND型の不揮発性半導体記憶装置の読み出し動作では,駆動回路からの電圧印加によらずに,選択ワード線に隣接する二つの隣接非選択ワード線を除く非選択ワード線に第1の読み出しパス電圧を,上記二つの隣接非選択ワード線に上記第1の読み出しパス電圧より高い第2の読み出しパス電圧が与えられていると認められることを根拠に,選択ワード線の隣接非選択ワード線における電圧上昇(第2の電圧と第1の電圧の差)をもたらす要因が,高電圧回路による電圧印加の他にあり得ないといえないことは明らかである,と主張するが,乙第3号証に記載された読み出し動作では,選択ワード線WLiにおける電圧上昇と,隣の非選択ワード線WLi-1,WLi+1の電圧上昇とは,上昇のタイミングにおいて同期しており,甲第2号証の第13頁の下図に示された,5本の連続したワード線(ワード線23-27)における電圧の針当たり波形の時間推移とは,選択ワード線における電圧変化のタイミングと隣接非選択ワード線における電圧変化のタイミングとの関係において異なっていることから,乙第3号証の記載が,イ号における5本の連続した5本の連続したワード線(ワード線23-27)における測定電圧の変化(隣接非選択ワード線に相当するワード線24,26における電圧上昇)が,乙第3号証の段落【0075】,【0078】で言及された事象と同様の要因によるものであると言い得る根拠とはなり得ない。そして,乙第4号証(意見書)における説明は,本件特許における駆動回路からの電圧印加による電圧上昇の要因とは異なるものとして,乙第3号証に記載の要因のみを排除していると解されるから,上記乙第4号証における説明を根拠とする被請求人の上記主張は採用できない。

(3) したがって,イ号の構成2cは,本件特許発明の構成要件2Cを充足する。

4.したがって,イ号は,本件特許発明の特許請求の範囲の請求項2の構成要件を充足する。

なお,請求人が平成30年3月15日付けの弁駁書以降に提出した書証及び証拠については,いずれも,主要事実の差し替えや変更,または,直接証拠の差し替えや追加に当たるものではなく,また,上述のとおり,判定に際し直接裏付けとなるものでもないから,請求の理由の要旨の変更に当たらないことは明らかである。


第5 むすび

以上のとおり,イ号は,本件特許発明の特許請求の範囲の請求項2の構成要件2A-2Dを充足するから,本件特許発明の特許請求の範囲の請求項2に記載された発明の技術的範囲に属する。
よって,結論のとおり判定する。

 
判定日 2018-07-27 
出願番号 特願2007-239089(P2007-239089)
審決分類 P 1 2・ 1- YA (G11C)
最終処分 成立  
特許庁審判長 辻本 泰隆
特許庁審判官 仲間 晃
須田 勝巳
登録日 2010-05-14 
登録番号 特許第4510060号(P4510060)
発明の名称 不揮発性半導体記憶装置の読み出し/書き込み制御方法  
代理人 加藤 志麻子  
代理人 望月 尚子  
復代理人 藤 拓也  
代理人 日野 真美  
代理人 高橋 雄一郎  
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