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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1348294
審判番号 不服2017-14517  
総通号数 231 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-03-29 
種別 拒絶査定不服の審決 
審判請求日 2017-10-02 
確定日 2019-02-12 
事件の表示 特願2015-203759「半導体装置、電子装置、及び半導体装置の製造方法」拒絶査定不服審判事件〔平成28年 1月28日出願公開、特開2016- 15521、請求項の数(7)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成23年6月6日(国内優先権主張 平成22年8月6日,以下,「本願優先日」という。)の出願である特願2011-126543号(以下,「原出願」という。)の一部を,平成26年12月24日に新たな出願である特願2014-260040号とし,さらにその一部を平成27年10月15日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成28年11月29日付け 拒絶理由通知
平成29年 1月25日 意見書・手続補正
平成29年 6月29日付け 拒絶査定(以下,「原査定」という。)
平成29年10月 2日 審判請求・手続補正
平成29年12月15日 上申書
平成30年 7月26日付け 拒絶理由通知
平成30年 9月27日 意見書・手続補正
平成30年10月19日付け 拒絶理由通知(以下,「最後拒絶理由」という。)
平成30年11月 1日 意見書・手続補正(以下,「1次補正」という。)
平成30年12月25日 意見書・手続補正(以下,「2次補正」という。)

第2 原査定の概要
原査定の理由の概要は以下のとおりである。
1 本願の請求項1-3に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記引用文献1-4に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。(以下,「原査定理由1」という。)
＜引用文献等一覧＞
引用文献1 国際公開第2009/113372号
引用文献2 特開2008-159758号公報
引用文献3 特表2009-508324号公報
引用文献4 特開2009-219294号公報
2 本願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号に規定する要件を満たしていない。(以下,「原査定理由2」という。)
記
本願の請求項1には,「第1インダクタ」と「第2インダクタ」の位置関係が充分に特定されておらず,「第1インダクタ」と「第2インダクタ」とが通信を行わないような構造も含まれ得るが,本願の発明はそのような互いに通信を行う「第1インダクタ」と「第2インダクタ」とに関するものである。
また,本願のインダクタは,半導体チップの多層配線層を用いて,巻軸方向が配線基板と水平方向を向いているインダクタ同士が対向しているようなインダクタを用いて通信を行っており,その他のインダクタ構造を対向させることは記載されていない。

第3 最後拒絶理由の概要
最後拒絶理由の概要は以下のとおりである。
本願の請求項1,2,4-9に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記引用文献1,2及びAに記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前に当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
＜引用文献等一覧＞
引用文献1 国際公開第2009/113372号
引用文献2 特開2008-159758号公報
引用文献A 特開2003-152132号公報

第4 本願発明
1次補正は請求項の削除を目的とするものであり,2次補正は誤記の訂正を目的とするものであって,それぞれ適法なものと認められるから,本願の請求項1ないし7に係る発明(以下,それぞれ「本願発明1」ないし「本願発明7」という。)は,2次補正で補正された特許請求の範囲の請求項1ないし7に記載された事項により特定される次のとおりのものと認められる。
「【請求項1】
表面,前記表面とは反対側の裏面,第1辺,前記第1辺とは反対側の第2辺,前記第1および第2辺と交差する第3辺,前記第1および第2辺と交差し,且つ前記第3辺とは反対側の第4辺,前記表面上に配置された複数の電極パッド,および前記裏面上に配置された複数のハンダボールを有する配線基板と,
第1主面,前記第1主面上の第1チップ辺,前記第1チップ辺とは反対側の第2チップ辺,前記第1主面上に配置され,前記第2チップ辺に沿って配置された第1インダクタを有し,前記配線基板の前記表面上に,前記第1チップ辺が前記配線基板の前記第1辺と対向し,且つ前記配線基板の前記第2辺よりも前記第1辺の近く配置されるように搭載された第1半導体チップと,
第2主面,前記第2主面上の第3チップ辺,前記第3チップ辺とは反対側の第4チップ辺,前記第2主面上に形成され,前記第4チップ辺に沿って配置された第2インダクタを有し,平面視において前記第1半導体チップの前記第2チップ辺と前記第4チップ辺が対向するように前記第1半導体チップと並んで,前記配線基板の前記表面上に搭載された第2半導体チップと,
前記第1半導体チップの前記第1主面および前記第2半導体チップの前記第2主面のそれぞれと,前記配線基板の前記複数の電極パッドとを接続する複数のボンディングワイヤと,
前記配線基板の前記表面,前記第1および第2半導体チップ,および前記複数のボンディングワイヤを樹脂で封止した封止体と,
を備え,
前記配線基板の前記複数の電極パッドは,平面視において前記配線基板の前記第1辺と前記第1半導体チップの前記第1チップ辺の間に配置された複数の第1電極パッド,および前記配線基板の第2辺と前記第2半導体チップの前記第3チップ辺の間に配置された複数の第2電極パッド,を含み,
前記配線基板の前記裏面は,前記第2辺よりも前記第1辺の近くに位置し,且つ前記第1辺,第3辺および第4辺に接する第1領域,前記第1辺よりも前記第2辺の近くに位置し,且つ前記第2辺,第3辺および第4辺に接する第2領域,前記第1領域と前記第2領域に挟まれた間に位置し,且つ前記第1領域,前記第2領域,前記第3辺,および前記第4辺に接する第3領域を有し,
前記複数のハンダボールは,格子状に配置され,且つ前記配線基板の前記第1領域に配置された複数の第1ハンダボール,および前記配線基板の前記第2領域に配置された複数の第2ハンダボール,
を含み,
前記複数の第1ハンダボールは,前記配線基板の前記第2辺の最も近くに配置された第1ボール電極を含み,
前記複数の第2ハンダボールは,前記配線基板の前記第1辺の最も近くに配置された第2ボール電極を含み,
前記複数のボンディングワイヤは,複数の第1ワイヤおよび複数の第2ワイヤを含み,
前記配線基板の前記複数の第1電極パッドと前記第1半導体チップの前記第1主面とは,前記複数の第1ワイヤを介して接続されており,
前記配線基板の前記複数の第2電極パッドと前記第2半導体チップの前記第2主面とは,前記複数の第2ワイヤを介して接続されており,
前記第1半導体チップと電気的に接続されている前記複数の第1ハンダボールと前記第2半導体チップと電気的に接続されている前記複数の第2ハンダボールとは互いに離れており,
前記第1半導体チップと前記第2半導体チップは,分離されており,
平面視において,前記配線基板の前記第3領域には,ハンダボールが配置されておらず,且つ前記第1半導体チップの前記第2チップ辺および前記第2半導体チップの前記第4チップ辺で挟まれた領域を内包しており,前記第1ボール電極と前記第2ボール電極との間隔は,前記配線基板の前記第1辺と直交する第1方向において前記第1半導体チップの前記第2チップ辺と前記第2半導体チップの前記第4チップ辺との間隔よりも大きく,
前記第1インダクタと前記第2インダクタは,電気的に絶縁されており,
前記第1半導体チップと前記第2半導体チップは,電気的に絶縁されており,前記第1ボール電極と前記第2ボール電極は,電気的に絶縁されており,
前記第1半導体チップに印加される電圧と前記第2半導体チップに印加される電圧は,100V以上異なる半導体装置。
【請求項2】
請求項1に記載の半導体装置において,
前記第1半導体チップは,更に前記第1主面上に送信用の第1回路を有しており,
前記第2半導体チップは,更に前記第2主面上に受信用の第2回路を有しており,
前記第1回路は,前記第1インダクタと接続されており,
前記第2回路は,前記第2インダクタに接続されており,
前記第1回路と前記第2回路は電気的に絶縁されている半導体装置。
【請求項3】
請求項1に記載の半導体装置において
前記複数の第1および第2ハンダボールは,平面視において前記第1方向に2列以上のハンダボールが配列され,且つ前記第1方向とは垂直な第2方向に沿って配置されたハンダボールの数が,前記第1方向に沿って配置されたハンダボールの数よりも多い,半導体装置。
【請求項4】
請求項1に記載の半導体装置において,
平面視において前記第1ボール電極は複数のハンダボールが前記配線基板の前記第1辺に平行に配列された第1ハンダボール群であり,
平面視において前記第2ボール電極は複数のハンダボールが前記配線基板の前記第2辺に平行に配列された第2ハンダボール群であり,
平面視において前記第1ハンダボール群と前記第2ハンダボール群の距離は,前記第1方向において前記第1半導体チップの前記第2チップ辺と前記第2半導体チップの前記第4チップ辺の距離よりも大きい半導体装置。
【請求項5】
請求項1に記載の半導体装置において,
前記配線基板の前記複数の第1ハンダボールの配置の規則性は,平面視において前記配線基板の前記複数の第2ハンダボールの配置の規則性と,実質的に同じである半導体装置。
【請求項6】
請求項1に記載の半導体装置において,
前記第1半導体チップの前記第1インダクタの巻き数と巻方向は,実質的に前記第2半導体チップの前記第2インダクタの巻き数と巻方向と同一である半導体装置。
【請求項7】
請求項1に記載の半導体装置において,
前記封止体は,上面を有しており,
前記第1半導体チップの前記第1主面および前記第2半導体チップの前記第2主面はそれぞれ,前記上面と対向しており,
前記配線基板の膜厚方向において,前記上面から前記第1インダクタの巻き軸までの距離は,前記上面から前記第2インダクタの巻き軸までの距離と実質的に等しい半導体装置。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1
最後拒絶理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
ア 「技術分野
[0001] 本発明は,信号を伝送するための半導体装置に関する。
[0002] 近年,複数のチップを1つのパッケージ内部に集積するマルチチップモジュール技術が用いられるようになっている。これらのマルチチップモジュール内部のチップ間信号伝送には,ワイヤボンディングなどを用い直接物理的に接続し信号伝送を行う方法に加え,チップ同士が近傍に集積されること利用し,容量やコイルを用いた非接触で信号伝送を行う方法が用いられるようになっている。
[0003] 中でも,積層された半導体集積回路であるLSIチップ間でのコイルを用いた非接触信号伝送の手段が提案されている(例えば,特許公開2005-203657号公報および特許公開2006-105630号公報参照。)。これらの技術はシリコン基板上に形成された送信コイルにデータを重畳した電流を流し,電磁結合現象により受信側に誘起された電力を検出することで非接触な信号伝送を実施している。特に,これらの手法によるとLSIチップの表面に対してコイル面が略平行なコイルを1個以上LSI内部に配置し,複数の積層された別のチップ同士でチップ表面に対して略垂直な方向の非接触信号伝送を実施している。
[0004] しかしながら,上述した技術においては,以下の2つの問題点がある。
[0005] 第1の問題点は,コイルを用いチップ表面に対して略平行な方向に信号伝送を実施する場合,チップ表面に対してコイル面を略平行に配置したコイルでは通信に必要なコイルの面積が大きくなってしまうという点である。このことは,コイルの発生する磁束の向きはコイル面に対して略垂直であることから,チップ表面に対してコイル面を略平行にコイルを配置する構成では,発生する磁束の向きが通信方向と直交してしまう。そのため,発生した磁束を有効に利用できないことに起因する。
[0006] 第2の問題点は,信号伝送用のコイルが,他の用途でチップ内部に配置されているコイルに影響し,チップ全体の性能を劣化させてしまうおそれがあるという点である。通常,チップ内部には様々な回路が集積される。例えば,発信回路やRF通信のためのアンテナ回路などは,細かくパラメータが調整された高精度なコイルを回路の一部に利用している。そのため,信号伝送用コイルが信号伝送のために発生する磁束が,これらの高精度なコイルに洩れこみコイルの特性を変化させる。これにより,回路性能の劣化を引き起こし,結果的にチップ全体のマージン劣化や動作不良を招いてしまうおそれがある。
発明の開示
[0007] 本発明の目的は,上述した課題を解決する半導体装置を提供することである。」
イ 「[0040](中略)
(第6の実施の形態) 図11a,図11bおよび図11cは,本発明の第6の実施の形態を示す図である。
[0041] 本形態は図11a,図11bおよび図11cに示すように,接続基板75上の複数のLSIチップ71からなるマルチチップモジュール76の構成からなる。マルチチップモジュール76を構成するLSIチップ71内部に信号伝送用コイル72を配置した。信号伝送用コイル72はコイル面がチップ表面73に対して略垂直になるように(チップ面74に対して略平行になるように)配置している。
[0042] 図11aは,マルチチップモジュール76内部でLSIチップ71同士が隣接配置された形態を示している。また,図11bは,別々のマルチチップモジュール76間でチップ表面73に対して略平行な方向の信号伝送を実施する形態を示す。また,図11cは,チップ表面73に対して略垂直に配置された信号伝送用コイル72を有するLSIチップ71と,チップ表面73に対して略平行なに配置された信号伝送用コイル72とを有するLSIチップとが,信号伝送用コイル72同士が略平行になるように配置されたマルチチップモジュール76を示す。
[0043] いずれの形態においても信号伝送用コイル72同士は電磁結合現象を利用し信号伝送を行う。マルチチップモジュール76では,チップ間信号通信のためにボンディングワイヤや表面実装技術が用いられるが,いずれの技術でもチップ表面に対して略垂直な方向から信号を取り出す必要があるため,その部分にチップを積層できないなどの実装上の制約がある。本形態ではチップ表面に対して略平行な方向に非接触信号伝送を可能とするため,図11a,図11bおよび図11cのように自由度の高い実装手法の提供を実現することができる。」
ウ 図11aには,2つのLSIチップ71内部にそれぞれ信号伝送用コイル72を配置し,それぞれの信号伝送用コイル72が隣接する側面に沿って配置されること,が記載されていると認められる。
(2)引用発明
前記(1)より,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「接続基板上の2つのLSIチップからなるマルチチップモジュールであって,マルチチップモジュール内部で2つのLSIチップ同士が隣接配置され,2つのLSIチップ内部にそれぞれ信号伝送用コイルを配置し,それぞれの信号伝送用コイルが隣接する側面に沿って配置されること。」
2 引用文献2について
最後拒絶理由に引用された引用文献2には,図面とともに次の事項が記載されている。
「【発明を実施するための最良の形態】
【0010】
実施の形態1
以下,図面を参照して本発明の実施の形態について説明する。なお,以下の説明において例えばパッドやボンディングワイヤ等の複数あるものについては,図面を簡略化するために全てのものに符号を付すことを省略するが,同じ領域にある同じ形状のものは符号を付したものと同じものである。図1に本実施の形態にかかる半導体装置の平面図を示す。本実施の形態にかかる半導体装置は,CPUを含むシステムが1つのパッケージ内に納められたシステムインパッケージ(以下,単にSiPと称す)である。図1に示すように,本実施の形態にかかるSiP1は,モジュール基板10,第1のチップ(例えば,ASSP(Application Specific Standard Product))20,第2のチップ(例えば,G/A(Gate Array))30Sを有している。
【0011】
モジュール基板10は,周辺部にモジュール側パッド11a,12a,12bを有している。そして,モジュール側パッド11a,12a,12bに囲まれる領域にASSP20とG/A30Sが隣り合って配置される。モジュール側パッド11aは,モジュール基板10の周辺部のうちASSP20が配置される領域の3辺を囲む共通パッド配置領域11に複数形成される。モジュール側パッド12a,12bは,モジュール基板10の周辺部のうちG/A30Sが配置される領域の3辺を囲む個別パッド配置領域12に複数形成される。なお,モジュール側パッド12a,12bは,実質的に同じものであって,G/A30S上に形成されるチップ側パッドと接続されるか否かを区別するために別の符号を付したものである。モジュール側パッド12aは,後述するチップ側パッドと接続されるパッドであって,モジュール側パッド12bは,チップ側パッドと接続されないパッドである。また,モジュール側パッド11a,12a,12bは,モジュール基板10の裏面に形成されるパッケージ端子と電気的に接続される。このパッケージ端子の詳細は後述する。
【0012】
ASSP20は,複数のユーザーが使用する共通機能を集積した半導体装置であって,複数のSiPにおいて共通して用いられる。ASSP20は,例えばCPU,ROM,RAMに加えて,PCIコントローラやUSBコントローラ,DACなどのCPUの周辺機能を実現する回路を有している。ASSP20は,周辺部にチップ側パッド21a及び第1のモジュール内接続端子22aを有している。
【0013】
チップ側パッド21aは,G/A30Sと対向しない3辺に沿って定義される外部インタフェース配置領域21に形成される。第1のモジュール内接続端子22aは,G/A30Sと対向する第1の辺に沿って定義される内部インタフェース配置領域22に形成される。チップ側パッド21aは,モジュール側パッド11aとボンディングワイヤ13で接続され,モジュール基板10の外部と電気的に接続される。第1のモジュール内接続端子22aは,G/A30Sとボンディングワイヤ13で接続される。
【0014】
G/A30Sは,ユーザー毎に異なる個別機能を実現する回路であって,SiP1の供給先となるユーザー毎に回路構成とチップサイズとが異なる。チップサイズに関しての詳細は後述するが,本実施の形態では,異なるチップサイズのG/Aは,G/AにおいてASSP20と対向する第2の辺と直交する第3の辺の方向の長さ(以下単に横幅と称す)を変更することで実現される。また,本実施の形態では,第2のチップとして配線層のみの設計によって所望の機能を実現するゲートアレイを用いた。しかし,この第2のチップは,トランジスタまでが完成した半完成状態のチップであって,配線部分を個別に形成することが可能な半導体装置であれば良い。第2のチップとしては,例えば複数の論理ゲートに加え少数の機能ブロックまでが完成しておりそれらの組み合わせを配線層で変更するエンベデッドアレイやブロック内配線が完成した機能ブロックを有し,この機能ブロック間の配線を変更して所望の機能を得るスタンダードセルなどが使用可能である。
【0015】
G/A30Sは,周辺部にチップ側パッド31a及び第2のモジュール内接続端子32aを有している。チップ側パッド31aは,ASSP20と対向しない3辺に沿って定義される外部インタフェース配置領域31に形成される。第2のモジュール内接続端子32aは,ASSP20と対向する第2の辺に沿って定義される内部インタフェース配置領域32に形成される。チップ側パッド31aは,モジュール側パッド12aとボンディングワイヤ13で接続され,モジュール基板の外部と電気的に接続される。第2のモジュール内接続端子32aは,ASSP20の第1のモジュール内接続端子22aとボンディングワイヤ13で接続される。なお,ASSP20とG/A30Sとは,ASSP20の第1の辺とG/A30Sの第2の辺との距離が所定の距離Aとなるように配置される。
【0016】
次に,モジュール基板10の裏面に配置されるモジュール端子について説明する。図2にモジュール基板10の背面図を示す。図2に示すように,モジュール基板10の裏面には,共通仕様端子配置領域14,個別仕様端子配置領域15及び自由端子配置領域16が定義されている。
【0017】
共通仕様端子配置領域14には,第1のモジュール端子14aが配置される。第1のモジュール端子14aは,異なるSiP間で同じ機能の端子が同じ配置となる端子である。この第1のモジュール端子14aは,表面側に形成されるモジュール側パッド11aとモジュール基板内に形成される配線で接続される。つまり,第1のモジュール端子14aの機能は,実装されるASSP20の機能とチップ側パッド21aの端子配列によって決まる。
【0018】
個別仕様端子配置領域15には,第2のモジュール端子15aが配置される。第2のモジュール端子15aは,SiPの種類に応じて機能及び配置が異なる端子である。この第2のモジュール端子15aは,表面側に形成されるモジュール側パッド12a,12bとモジュール基板内に形成される配線で接続される。つまり,第2のモジュール端子15aの機能は,実装されるG/A30Sの機能とチップ側パッド31aの端子配列によって決まる。なお,第2のモジュール端子15aのうち,モジュール側パッド12bに接続される端子はオープン状態又は接地状態となる。
【0019】
自由端子配置領域16には,第3のモジュール端子16aが配置される。第3のモジュール端子16aは,例えばASSP20とG/A30Sとの放熱用端子として使用可能である。この場合,第3のモジュール端子16aは,それぞれモジュール基板内に形成される配線を介して,ASSP20とG/A30Sのチップ裏面に接続される。そして,第3のモジュール端子16aをグランドプレーンや放熱板に接続することで,第3のモジュール端子16aは,放熱用端子として機能する。また,第3のモジュール端子16aを電源供給用の端子として使用しても良い。
【0020】
ここで,SiP1の断面構造について説明する。図3に図1に示すI-Iに沿ったSiP1の断面図を示す。図3に示すように,モジュール基板10は,支持基板17を有する。そして,支持基板17の両面には複数の配線層18a?18dが形成される。また,モジュール基板10の表面において,モジュール基板10の外周部に相当する領域には,モジュール側パッド11a,12aが形成される。さらに,本実施の形態では,モジュール基板10上の所定の位置にASSP20とG/A30Sが配置されるが,このASSP20の底面とG/A30Sの底面とにそれぞれ接するようにグランドプレーンが形成される。モジュール基板10の配線層18a?18dの所望の領域には,それぞれ層内配線が形成される。そして,この層内配線はビア(例えば,ブラインドビアや貫通スルーホール)で接続される。なお,このビアは配線の一部となる。基板内配線19は,層内配線とビアとによって構成される。この基板内配線19は,モジュール側パッド11a,12a及びグランドプレーンとモジュール基板10の裏面に形成されるモジュール端子とを適宜接続する。なお,図面では省略したが,モジュール基板10,ASSP20,G/A30S及びボンディングワイヤ13は樹脂等のモールド材料で覆われる。」
3 引用文献Aの記載
最後拒絶理由に引用された引用文献Aには,図面とともに次の事項が記載されている。
「【0036】それぞれにパッド2が設けられた2個の半導体素子1は,境界線aで互いに領域分けされているが,互いに分離されることなく一体となって半導体素子群11を形成している。
【0037】図2及び図3は,外部端子10が形成された面側から見た平面図であるが,図2は,一部について外部接続端子10から第2絶縁膜6を除去した図であり,図3は,一部について第3絶縁膜9を除去した図である。」
「【0063】図4は,互いに分離された2個の半導体素子1を接着部材17で結合し,半導体素子群11を形成した本発明による第2の実施形態である半導体マルチチップパッケージの概略断面図である。
【0064】図4において,半導体素子1どうしは,半導体素子1の非回路形成面14に設けた接着部材17で結合され,半導体素子群11を形成する。図1に示した第1実施形態と同様に,半導体素子1の回路形成面12上に絶縁性膜4,6,9,導電性配線5,7,外部接続用端子10を形成し,半導体マルチチップパッケージを構成する。」
引用文献Aの図3には,境界線aで領域分けされた一方の領域内に外部接続用端子10が6行3列のマトリックス状に配置されることが,記載されていると認められる。
4 引用文献3の記載
原査定の拒絶の理由に引用された引用文献3には,図面とともに次の事項が記載されている。
「【0012】
B.マイクロ電子デバイスを製造する方法の実施形態
図3A?図3Dは,複数個のマイクロ電子デバイスを製造する方法の一実施形態の段階を説明する。例えば,図3Aは,第1のインターポーザ基板120上でアレイに配置される複数個のマイクロ電子ダイ110(3個のみが示されている)を含むアセンブリ100の垂直断面の略図である。個別のダイ110は,集積回路112(図示される),作動面114,作動面114上でアレイに配置される複数個の端子116(例えば,ボンドパッド),および作動面114の反対側の裏面118を含む。ダイ110の裏面118は,接着剤130,例えば接着フィルム,エポキシ,テープ,ペースト,またはその他の適した材料などで第1のインターポーザ基板120に取り付けられる。図示したダイ110は同じ構造を有するが,その他の実施形態では,ダイ110は,異なる機能を実行するために異なる特徴を有していてよい。
【0013】
第1のインターポーザ基板120は,プリント基板であっても,ダイ110を支持するためのその他の部材であってもよい。図解される実施形態では,第1のインターポーザ基板120は,(a)複数個の第1のコンタクト126と複数個の第2のコンタクト127を有する第1の面122,および(b)複数個のパッド128を有する第2の面124を含む。第1のコンタクト126は,ダイ110上の対応する端子116との電気的接続のためにアレイに配置することができ,第2のコンタクト127は,第2のインターポーザ基板上の対応するコンタクトとの電気的接続のためにアレイに配置することができ(図3Bに示す),さらに,パッド128は,アレイに配置して複数個の電気的結合体(例えば,はんだボール)を受けることができる。第1のインターポーザ基板120は,第1および第2のコンタクト126および127を対応するパッド128と電気的に接続する複数個の導電トレース129をさらに含む。
(中略)
【0016】
図3Cは,ケーシング150を形成し,複数個の電気的結合体160を取り付けた後のアセンブリ100の垂直断面の略図である。ケーシング150は,マイクロ電子ダイ110,第1および第2のワイヤボンド134および136,ならびに第1および第2のインターポーザ基板120および140の一部を封入する。具体的には,図示されるケーシング150は,第2のインターポーザ基板140の第1の面142の外辺部分をコンタクト146が覆われるように封入し,第2のインターポーザ基板140の第1の面142の中心部分の上の開口部152をパッド148が露出するように画定する。ケーシング150は,従来の射出成形,フィルム成形,またはその他の適した方法により形成することができる。ケーシング150を形成した後,電気的結合体160を第1のインターポーザ基板120上の対応するパッド128に取り付け,アセンブリ100をA-Aの線に沿って切断して複数個の個々のマイクロ電子デバイス102を単一化することができる。」
5 引用文献4の記載
原査定の拒絶の理由に引用された引用文献4には,図面とともに次の事項が記載されている。
「【0002】
スイッチング素子を用いた電力変換装置でモータを制御することが広く利用されている。一般的に,電力変換を構成する上アームスイッチング素子のエミッタは,電力変換装置の出力に接続されているため,上アームスイッチング素子は主電源接地端子に対して電位的に浮動の状態で駆動される。例えば,上アームスイッチング素子がオン状態では主電源と同じ高電圧が加わる。このため上アームスイッチング素子を駆動するためには,マイコンの低電位系から主電源による高電位系に信号を伝える必要がある。
【0003】
従来は,低電位系から高電位系に信号を伝える為の手段としてフォトカプラが使用されてきた。しかしながらフォトカプラは,発光素子として化合物半導体を使うため高価である,あるいは時間がたつと発光素子の発光強度が弱り動作しなくなるという問題があった。
【0004】
フォトカプラを使わず,低電位系から高電位系に信号を伝える信号伝達手段として,パルストランスがある。しかし,パルストランスは体格が大きく,またフォトカプラより高価である。これに対して,半導体プロセスを応用し,ICチップのシリコン上にパルストランスを作成する技術が知られている(例えば非特許文献1参照)。マイコンから入力された上アーム及び下アームの駆動信号は,送信回路によりパルストランスで送信できる信号に変換され,パルストランスを経てさらに受信回路で復調され,バッファ回路で増幅されスイッチング素子をオン,オフする。」

第6 対比及び判断
1 本願発明1について
(1)本願発明1と引用発明との対比
ア 引用発明の「接続基板」は,平面視4辺を有する矩形状であることは自明であるから,本願発明1の「表面,前記表面とは反対側の裏面,第1辺,前記第1辺とは反対側の第2辺,前記第1および第2辺と交差する第3辺,前記第1および第2辺と交差し,且つ前記第3辺とは反対側の第4辺」「を有する配線基板」に相当する。
イ 引用発明の「2つのLSIチップ」は,それぞれ平面視4辺を有する矩形状であることは自明であり,「接続基板上」にそれら「同士が隣接配置され」,「内部にそれぞれ信号伝送用コイルを配置し,それぞれの信号伝送用コイルが隣接する側面に沿って配置される」から,本願発明1の「第1主面,前記第1主面上の第1チップ辺,前記第1チップ辺とは反対側の第2チップ辺,前記第1主面上に配置され,前記第2チップ辺に沿って配置された第1インダクタを有し,前記配線基板の前記表面上に,前記第1チップ辺が前記配線基板の前記第1辺と対向し,且つ前記配線基板の前記第2辺よりも前記第1辺の近く配置されるように搭載された第1半導体チップと,/第2主面,前記第2主面上の第3チップ辺,前記第3チップ辺とは反対側の第4チップ辺,前記第2主面上に形成され,前記第4チップ辺に沿って配置された第2インダクタを有し,平面視において前記第1半導体チップの前記第2チップ辺と前記第4チップ辺が対向するように前記第1半導体チップと並んで,前記配線基板の前記表面上に搭載された第2半導体チップ」に相当する。(「/」は改行を表し,以下適宜用いる。)
そして,引用発明の「2つのLSIチップ」が「分離されており,」「電気的に絶縁されて」いること,及び引用発明の「信号伝送用コイル」が「電気的に絶縁されて」いることは,自明である。
ウ 引用発明の「マルチチップモジュール」は,本願発明1の「半導体装置」に相当する。
エ すると,本願発明1と引用発明とは,下記オの点で一致し,下記カの点で相違する。
オ 一致点
「表面,前記表面とは反対側の裏面,第1辺,前記第1辺とは反対側の第2辺,前記第1および第2辺と交差する第3辺,前記第1および第2辺と交差し,且つ前記第3辺とは反対側の第4辺を有する配線基板と,
第1主面,前記第1主面上の第1チップ辺,前記第1チップ辺とは反対側の第2チップ辺,前記第1主面上に配置され,前記第2チップ辺に沿って配置された第1インダクタを有し,前記配線基板の前記表面上に,前記第1チップ辺が前記配線基板の前記第1辺と対向し,且つ前記配線基板の前記第2辺よりも前記第1辺の近く配置されるように搭載された第1半導体チップと,
第2主面,前記第2主面上の第3チップ辺,前記第3チップ辺とは反対側の第4チップ辺,前記第2主面上に形成され,前記第4チップ辺に沿って配置された第2インダクタを有し,平面視において前記第1半導体チップの前記第2チップ辺と前記第4チップ辺が対向するように前記第1半導体チップと並んで,前記配線基板の前記表面上に搭載された第2半導体チップと,
を備え,
前記第1半導体チップと前記第2半導体チップは,分離されており,
前記第1インダクタと前記第2インダクタは,電気的に絶縁されており,
前記第1半導体チップと前記第2半導体チップは,電気的に絶縁されている,
半導体装置。」
カ 相違点
(ア)相違点1
本願発明1では「配線基板」が「前記表面上に配置された複数の電極パッド,および前記裏面上に配置された複数のハンダボール」を有し,「前記第1半導体チップの前記第1主面および前記第2半導体チップの前記第2主面のそれぞれと,前記配線基板の前記複数の電極パッドとを接続する複数のボンディングワイヤと,/前記配線基板の前記表面,前記第1および第2半導体チップ,および前記複数のボンディングワイヤを樹脂で封止した封止体と,/を備え,/前記配線基板の前記複数の電極パッドは,平面視において前記配線基板の前記第1辺と前記第1半導体チップの前記第1チップ辺の間に配置された複数の第1電極パッド,および前記配線基板の第2辺と前記第2半導体チップの前記第3チップ辺の間に配置された複数の第2電極パッド,を含み,/前記配線基板の前記裏面は,前記第2辺よりも前記第1辺の近くに位置し,且つ前記第1辺,第3辺および第4辺に接する第1領域,前記第1辺よりも前記第2辺の近くに位置し,且つ前記第2辺,第3辺および第4辺に接する第2領域,前記第1領域と前記第2領域に挟まれた間に位置し,且つ前記第1領域,前記第2領域,前記第3辺,および前記第4辺に接する第3領域を有し,/前記複数のハンダボールは,格子状に配置され,且つ前記配線基板の前記第1領域に配置された複数の第1ハンダボール,および前記配線基板の前記第2領域に配置された複数の第2ハンダボール,/を含み,/前記複数の第1ハンダボールは,前記配線基板の前記第2辺の最も近くに配置された第1ボール電極を含み,/前記複数の第2ハンダボールは,前記配線基板の前記第1辺の最も近くに配置された第2ボール電極を含み,/前記複数のボンディングワイヤは,複数の第1ワイヤおよび複数の第2ワイヤを含み,/前記配線基板の前記複数の第1電極パッドと前記第1半導体チップの前記第1主面とは,前記複数の第1ワイヤを介して接続されており,/前記配線基板の前記複数の第2電極パッドと前記第2半導体チップの前記第2主面とは,前記複数の第2ワイヤを介して接続されており,/前記第1半導体チップと電気的に接続されている前記複数の第1ハンダボールと前記第2半導体チップと電気的に接続されている前記複数の第2ハンダボールとは互いに離れており」「前記第1ボール電極と前記第2ボール電極は,電気的に絶縁されて」いるのに対し,引用発明ではこの旨の明示がない点。
(イ)相違点2
本願発明1では「平面視において,前記配線基板の前記第3領域には,ハンダボールが配置されておらず,且つ前記第1半導体チップの前記第2チップ辺および前記第2半導体チップの前記第4チップ辺で挟まれた領域を内包しており,前記第1ボール電極と前記第2ボール電極との間隔は,前記配線基板の前記第1辺と直交する第1方向において前記第1半導体チップの前記第2チップ辺と前記第2半導体チップの前記第4チップ辺との間隔よりも大き」いのに対し,引用発明ではこの旨の明示がない点。
(ウ)相違点3
本願発明1では「前記第1半導体チップに印加される電圧と前記第2半導体チップに印加される電圧は,100V以上異なる」のに対し,引用発明ではこの旨の明示がない点。
(2)判断
相違点2及び3について検討する。
相違点2及び3に係る構成を同時に備えることは,何れの引用文献にも記載も示唆もない。
そして,本願発明1は,相違点2及び3に係る構成を同時に備えることにより,「第1回路領域110に接続するハンダボール620と、第2回路領域120に接続するハンダボール620を互いに離すことができる。従って、第1回路領域110と第2回路領域120の間の耐圧を高めることができる。」(本願明細書段落0123)という格別の有利な効果を奏するものと認められる。
(3)まとめ
したがって,本願発明1は,引用文献1,2,A,3及び4に記載された発明に基づいて,当業者が容易に発明することができたとはいえない。
2 本願発明2ないし7について
本願発明2ないし7は,本願発明1を引用するものであり,本願発明1の発明特定事項をすべて備え,さらに他の発明特定事項を付加したものに相当するから,前記1と同様の理由により,引用文献1,2,A,3及び4に記載された発明に基づいて,当業者が容易に発明することができたとはいえない。

第7 原査定についての判断
1 原査定理由1について
前記第6のとおりであるから,本願発明1ないし7は,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明することができたとはいえない。
したがって,原査定理由1は維持できない。
2 原査定理由2について
本願は原出願から分割を繰り返して出願したものであるという手続の経緯(前記第1)からみて,本願明細書段落0006に記載されたインダクタに関する「発明が解決しようとする課題」は,すでに本願発明1ないし7の課題とは異なるものと認められる。
したがって,インダクタに関する特定の一部が特許請求の範囲に記載されていなくても,発明の詳細な説明に記載された課題解決手段が反映されていないことにはならない。
よって,原査定理由2は維持できない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-01-28 
出願番号 特願2015-203759(P2015-203759)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 戸次 一夫、小堺 行彦  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 半導体装置、電子装置、及び半導体装置の製造方法  
代理人 速水 進治  
代理人 天城 聡  

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