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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1350354
審判番号 不服2017-16183  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2017-11-01 
確定日 2019-04-23 
事件の表示 特願2016- 75805「半導体装置」拒絶査定不服審判事件〔平成28年10月20日出願公開,特開2016-184739,請求項の数(2)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成22年11月3日(優先権主張 平成21年11月6日。以下「本願優先日」という。)に出願した特願2010-246941号の一部を,平成26年8月27日に新たに特許出願した特願2014-172729号の一部を,さらに,平成28年4月5日に新たな特許出願としたものであって,その手続の経緯は,概略,以下のとおりである。
平成28年 4月12日:上申書
平成29年 2月 9日:拒絶理由通知(起案日)
平成29年 3月30日:意見書
平成29年 3月30日:手続補正書
平成29年 8月 1日:拒絶査定(起案日)(以下「原査定」という。)
平成29年11月 1日:手続補正書
平成29年11月 1日:審判請求
平成30年 2月 5日:上申書
平成30年11月21日:拒絶理由通知(起案日)
平成31年 1月18日:意見書
平成31年 1月18日:手続補正書(以下,この手続補正書による手続補正を「本件補正」という。)

第2 原査定の概要
原査定の概要は次のとおりである。
本願請求項1ないし4に係る発明は,本願優先日前に頒布された以下の引用文献AないしDに基づいて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
A.特開2009-4733号公報
B.特開2007-123861号公報
C.特開2008-281988号公報
D.特開2006-5116号公報

第3 当審拒絶理由の概要
平成30年11月21日付け拒絶理由通知(以下「当審拒絶理由」という。)の概要は次のとおりである。
1 この出願は,請求項1および2に係る特許請求の範囲の記載が,特許法第36条第6項第1号に規定する要件を満たしていない。
2 この出願は,請求項1および2に係る特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。
3 本願請求項1および2に係る発明は,本願優先日前に頒布された以下の引用文献1および2に記載され又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2009-4733号公報(拒絶査定時の引用文献A)
2.国際公開第2009/034953号

第4 本願発明
本願請求項1,2に係る発明(以下,それぞれ「本願発明1」,「本願発明2」という。)は,平成31年1月18日付けの手続補正書で補正された特許請求の範囲の請求項1,2に記載された事項により特定される発明であり,本願発明1,2は以下のとおりの発明である。
「【請求項1】
第1のトランジスタと,
第2のトランジスタと,を有し,
前記第1のトランジスタは,
第1の導電膜と,
前記第1の導電膜上の,第1の酸化物半導体層と,
前記第1の酸化物半導体層上の,第2の導電膜と,を有し,
前記第2のトランジスタは,
第3の導電膜と,
前記第3の導電膜上の,第2の酸化物半導体層と,
前記第2の酸化物半導体層上の,第4の導電膜と,を有し,
前記第1の酸化物半導体層は,第1の結晶領域を有し,
前記第1の結晶領域は,前記第1の酸化物半導体層の表面に設けられ,
前記第2の酸化物半導体層は,第2の結晶領域を有し,
前記第2の結晶領域は,前記第2の酸化物半導体層の表面に設けられ,
前記第1の導電膜は,前記第1の酸化物半導体層のチャネル形成領域と重なり,第1のゲート電極として機能する領域を有し,
前記第2の導電膜は,前記第1の酸化物半導体層のチャネル形成領域と重なり,第2のゲート電極として機能する領域を有し,
前記第3の導電膜は,前記第2の酸化物半導体層のチャネル形成領域と重なり,第3のゲート電極として機能する領域を有し,
前記第4の導電膜は,前記第2の酸化物半導体層のチャネル形成領域と重なり,第4のゲート電極として機能する領域を有し,
前記第1の導電膜と前記第2の導電膜とに与えられる電圧により,前記第1のトランジスタの閾値を制御することができ,
前記第3の導電膜と前記第4の導電膜とに与えられる電圧により,前記第2のトランジスタの閾値を制御することができ,
前記第1のトランジスタのソース又はドレインの一方は,第1の配線と電気的に接続され,
前記第1のトランジスタのソース又はドレインの他方は,前記第2のトランジスタのソース又はドレインの一方と電気的に接続され,
前記第2のトランジスタのソース又はドレインの他方は,第2の配線と電気的に接続され,
前記第1のトランジスタの前記第2のゲート電極は,前記第1のトランジスタのソース又はドレインの他方と電気的に接続され,
前記第2のトランジスタの前記第4のゲート電極に,信号が入力され,
前記第2のトランジスタのソース又はドレインの一方から,信号が出力され,
前記第1の配線は,前記第2の配線より高い電位を有することを特徴とする半導体装置。
【請求項2】
第1のトランジスタと,
第2のトランジスタと,を有し,
前記第1のトランジスタは,
第1の導電膜と,
前記第1の導電膜上の,第1の酸化物半導体層と,
前記第1の酸化物半導体層上の,第2の導電膜と,を有し,
前記第2のトランジスタは,
第3の導電膜と,
前記第3の導電膜上の,第2の酸化物半導体層と,
前記第2の酸化物半導体層上の,第4の導電膜と,を有し,
前記第1の酸化物半導体層は,Inと,Gaと,Znと,を有し,
前記第1の酸化物半導体層は,第1の結晶領域を有し,
前記第1の結晶領域は,前記第1の酸化物半導体層の表面に設けられ,
前記第2の酸化物半導体層は,Inと,Gaと,Znと,を有し,
前記第2の酸化物半導体層は,第2の結晶領域を有し,
前記第2の結晶領域は,前記第2の酸化物半導体層の表面に設けられ,
前記第1の導電膜は,前記第1の酸化物半導体層のチャネル形成領域と重なり,第1のゲート電極として機能する領域を有し,
前記第2の導電膜は,前記第1の酸化物半導体層のチャネル形成領域と重なり,第2のゲート電極として機能する領域を有し,
前記第3の導電膜は,前記第2の酸化物半導体層のチャネル形成領域と重なり,第3のゲート電極として機能する領域を有し,
前記第4の導電膜は,前記第2の酸化物半導体層のチャネル形成領域と重なり,第4のゲート電極として機能する領域を有し,
前記第1の導電膜と前記第2の導電膜とに与えられる電圧により,前記第1のトランジスタの閾値を制御することができ,
前記第3の導電膜と前記第4の導電膜とに与えられる電圧により,前記第2のトランジスタの閾値を制御することができ,
前記第1のトランジスタのソース又はドレインの一方は,第1の配線と電気的に接続され,
前記第1のトランジスタのソース又はドレインの他方は,前記第2のトランジスタのソース又はドレインの一方と電気的に接続され,
前記第2のトランジスタのソース又はドレインの他方は,第2の配線と電気的に接続され,
前記第1のトランジスタの前記第2のゲート電極は,前記第1のトランジスタのソース又はドレインの他方と電気的に接続され,
前記第2のトランジスタの前記第4のゲート電極に,信号が入力され,
前記第2のトランジスタのソース又はドレインの一方から,信号が出力され,
前記第1の配線は,前記第2の配線より高い電位を有することを特徴とする半導体装置。」

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載
当審拒絶理由に引用された引用文献1(特開2009-4733号公報,平成21年1月8日出願公開)には,図面とともに次の事項が記載されている(下線は当審で付した。以下,同じ。)。
「【発明の詳細な説明】
【技術分野】
【0001】
本発明は,酸化物半導体層をチャネル層とする薄膜トランジスタからなるインバータに関する。また,本発明はそれを含む集積回路に関する。」
「【発明の開示】
【発明が解決しようとする課題】
【0011】
特許文献1に記載の方法では,下記2つの理由によりTFTデジタル回路を安価に作製することは困難である。第1に,特許文献1で開示されているTFTはLTPS TFTである。すなわち,マザーガラス基板を大型化してもELA装置の大型化に伴うコスト増が伴うため,基板の大型化による製造コストメリットが小さい。第2に,特許文献1の方法で得られるTFT閾値電圧の変化量は小さく,E/Dインバータが有効に動作しない。このため特許文献1で開示されているインバータはCMOS構成となり,他の構成と比べてフォトリソグラフィー工程が複雑で高コストになる。
【課題を解決するための手段】
【0012】
本発明は上記課題を解決することを目的とするものである。その骨子は,同一基板上に形成され,チャネル層がIn,Ga,Znから選択される少なくとも1つの元素を含む酸化物半導体からなるインバータの作製方法であって,前記インバータは複数の薄膜トランジスタを有するエンハンスメント-ディプリーション(E/D)インバータであり,前記チャネル層の膜厚が互いに異なる第1のトランジスタと第2のトランジスタと,を形成する工程と,前記第1および第2のトランジスタのチャネル層のうち,少なくとも1つを熱処理する熱処理工程と,を含むことを特徴とするものである。」
「【発明の効果】
【0015】
本発明によれば,同一基板上に閾値の異なる酸化物半導体薄膜トランジスタを,酸化物半導体薄膜トランジスタの特性を利用して比較的容易に作製することができる。例えばその特性とは,チャネル層膜厚の差によって閾値電圧に差が生じる特性と,チャネル層の加熱処理条件の差によって閾値電圧に差が生じる特性である。いずれの特性を利用しても,閾値電圧の差は十分に大きくすることができ,E/Dインバータが有効に動作する。」
「【発明を実施するための最良の形態】
【0016】
本発明によって作製できるE/Dインバータの回路図を図1に示す。エンハンスメント型(E型)TFTとディプリーション型(D型)TFTが1つずつ用いられている。電源電圧はV_(dd)-GND間電位差として外部より供給されている。D型TFTのソース電極とE型TFTのドレイン電極は互いに接続されており,D型TFTのゲート電極はD型TFTのソース電極と接続されている。また,D型TFTのドレイン電極を電源電圧V_(dd)に接続し,E型TFTのソース電極を接地し,E型TFTのゲート電極を入力,E型TFTのドレイン電極を出力とする。
<<途中省略>>
【0022】
本発明におけるE型・D型TFTの1つの定義を,簡単のためにnチャネルTFTを例にとって説明する。V_(gs)=0においてI_(ds)が十分に小さく,TFTがオフ状態とみなせるTFTをエンハンスメント型(E型)TFTと呼ぶ。逆に,nチャネルTFTにおいてV_(gs)=0で有限のI_(ds)をもち,TFTをオフするために逆バイアスとして負のV_(gs)を印加しなければならないものをディプリーション型(D型)TFTと呼ぶ。このE型とD型の定義は,TFTオフ領域からV_(gs)を増加したときにI_(ds)が増加に転じるV_(gs)を立ち上がり電圧(V_(on))とし,V_(on)が正のTFTと負のTFTとをそれぞれE型・D型と定義することと同値である。また上記の定義の代わりに,V_(th)が実質的に正のTFTをE型,実質的に負のTFTをD型とそれぞれ定義することもできる。
【0023】
以上はnチャネルTFTを用いて説明したが,上記と同様に,pチャネルTFTにおいてもE型・D型に関する種々の定義が考えられる。
【0024】
以下では,V_(th)が基本的に正のnチャネルTFTをE型・実質的に負のnチャネルTFTをD型とそれぞれ定義する。ただし,正のnチャネルTFTを2つ用いる場合も,両V_(th)に大きな差がある場合は,片方のTFTをE型ではなくD型として扱いインバータを構成することもできる。
【0025】
(第1の実施形態)
本発明の第1の実施形態によるインバータの断面図の一部を図3に示す。
【0026】
基板100上に第1のTFT901および第2のTFT902が作製されている。
【0027】
第1のTFT901は第1のゲート電極201,絶縁膜300,第1のチャネル層401,第1のドレイン電極501,第1のソース電極601を含む。
【0028】
第2のTFT902は第2のゲート電極202,絶縁膜300,第2のチャネル層402,第2のドレイン電極502,第2のソース電極602を含む。
【0029】
ここでは,第1のTFT901および第2のTFT902においてゲート絶縁膜300を一体としたが,TFTごとに別なものであってもよい。
【0030】
第1のソース電極601と第2のドレイン電極502は互いに接続されている。また第1のゲート電極201は,不図示の配線により第1のソース電極601と接続されている。
【0031】
第1のドレイン電極501を電源電圧V_(dd)に接続し,第2のソース電極602を接地すると,第2のゲート電極202を入力,第2のドレイン電極502を出力とするE/Dインバータとなる。
【0032】
つまり,一方のトランジスタである第1のトランジスタがD型となり,他方のトランジスタである第2のトランジスタがE型として動作する。
【0033】
第1のチャネル層401は第2のチャネル層402よりも厚い。このように互いに厚さが異なるチャネル層を作製した後,任意の製造工程において全体を一括して加熱処理する。このプロセスの結果,第1のTFT901と第2のTFT902のV_(th)が異なる値となる。
【0034】
チャネル層401および402の膜厚を調整するために,チャネル層401およびチャネル層402となる酸化物半導体からなる共通の堆積膜を形成した後に,ドライエッチング又はウェットエッチングを施せばよい。このようにエッチングを利用すれば,チャネル層の成膜が1回で済むので製造コストが低くなる。
【0035】
また,リフトオフも利用できる。すなわち,第2のチャネル層402であるE型チャネ
ル層に相当する厚さのチャネル層を全面にわたって作製した後,E型チャネル層上部にフォトレジストを塗布し,再びチャネル層の成膜を行うことでも膜厚制御が可能である。全体を有機溶媒で濯げば2種の厚さを有するチャネル層が基板上に得られる。この場合,チャネル層ごとの膜厚制御性が高く好ましい。」
「【0056】
さらに,本発明によるインバータに用いられるTFTを構成する材料について詳しく説明する。
【0057】
・チャネル層
チャネル層には酸化物半導体材料が用いられる。具体的には,ZnO,In_(2)O_(3),Ga_(2)O_(3)等,およびこれらの混晶や非晶質固溶体など(In-Zn-O,In-Ga-Zn-Oなど)を用いることができる。つまり,In,Ga,Znから選択される少なくとも1つの元素を含む酸化物半導体を用いることができる。
【0058】
特に,In-Ga-Zn-O膜をスパッタリング法により,TFTのチャネル層として形成すれば,電界効果移動度が十分に大きなトランジスタを作製することができる。この場合,チャネル層となる材料の成膜温度が低いため,プラスチックなどの可撓性基板上に発光装置を作製することができる。
【0059】
更に,In-Ga-Zn-O膜において,少なくとも一部を非晶質とすることが望ましい。これにより,エッチング加工性が向上する。」

(2) 引用発明
上記記載から,引用文献1には,次の発明(以下「引用発明」という。)が記載されているものと認められる。
「基板100上に第1のTFT901および第2のTFT902が作製され,
第1のTFT901は第1のゲート電極201,絶縁膜300,第1のチャネル層401,第1のドレイン電極501,第1のソース電極601を含み,
第2のTFT902は第2のゲート電極202,絶縁膜300,第2のチャネル層402,第2のドレイン電極502,第2のソース電極602を含み,
第1のソース電極601と第2のドレイン電極502は互いに接続され,また第1のゲート電極201は,配線により第1のソース電極601と接続され,
第1のドレイン電極501を電源電圧V_(dd)に接続し,第2のソース電極602を接地することで構成される,
第2のゲート電極202を入力,第2のドレイン電極502を出力とするE/Dインバータであって,
ここで第1のチャネル層401は第2のチャネル層402よりも厚く,互いに厚さが異なるチャネル層を作製した後,任意の製造工程において全体を一括して加熱処理する結果,第1のTFT901と第2のTFT902のV_(th)が異なる値となっており,
また,チャネル層にはIn,Ga,Znから選択される少なくとも1つの元素を含む酸化物半導体を用いることができ,更に,少なくとも一部を非晶質とすることが望ましいこと,
を特徴とするE/Dインバータ。」

2 引用文献2について
当審拒絶理由に引用された引用文献2(国際公開第2009/034953号,2009年(平成21年)3月19日国際公開)には,図面とともに以下の記載がある。
「技術分野
【0001】 本発明は,薄膜トランジスタに関する。さらに詳しくは結晶質層および非晶質層を積層してなる酸化物半導体膜を含む薄膜トランジスタに関する。
背景技術
<<途中省略>>
【0006】 また,非晶質酸化物半導体薄膜は非晶質であるため,PANに代表されるエッチング液等に対する耐薬品性が低いため半導体膜上の金属配線がウェットエッチングできない,および屈折率が大きく多層膜の透過率が低下しやすい欠点があった。また,非晶質酸化物半導体薄膜は非晶質であるため,雰囲気ガス中の酸素や水等を吸着して,電気特性が変化し,次工程の雰囲気ガスを厳密に管理しないと特性のバラツキが発生したり,歩留まりが低下するおそれもあった。
<<途中省略>>
【0008】 本発明の目的は,酸素分圧等の周囲の雰囲気の影響を防止でき,安定した半導体特性を示す薄膜トランジスタを提供することである。」
「発明を実施するための最良の形態
【0012】 以下,本発明の薄膜トランジスタを図面を参照して説明する。
図1は,結晶質層および非晶質層を積層してなる酸化物半導体膜を含む本発明の薄膜トランジスタの第1の実施形態を示す概略断面図である。
薄膜トランジスタ1は,基板10および絶縁膜30の間にゲート電極20を挟持しており,ゲート絶縁膜30上には非晶質層42および結晶質層44が積層してなる酸化物半導体膜40が活性層として積層されている。さらに,酸化物半導体膜40を覆うようにしてソース電極50およびドレイン電極52がそれぞれ設けられており,酸化物半導体膜40,ソース電極50およびドレイン電極52で囲まれた部分にチャンネル部60を形成している。
尚,図1の薄膜トランジスタ1はいわゆるチャンネルエッチ型薄膜トランジスタである。
【0013】 本発明の薄膜トランジスタ1において,活性層である酸化物半導体膜40は,非晶質層42および結晶質層44が積層した構造を有する。酸化物半導体膜40が結晶質層44を有することにより,酸素分圧等の周囲の雰囲気の影響を防止でき,薄膜トランジスタ1の安定性を向上させることができる。安定性向上の結果,大気下および真空下のいずれの雰囲気下であっても,電界効果移動度およびon-off比が高く,また,ノーマリーオフを示すとともに,ピンチオフが明瞭である薄膜トランジスタ1とすることができる。また,薄膜トランジスタ1は高い安定性を有するため,エッチストッパー層を積層する必要がなく,大面積化が可能である。」

上記記載からみて,引用文献2には,「非晶質酸化物半導体薄膜が非晶質であると,雰囲気ガス中の酸素や水等を吸着して,電気特性が変化し,次工程の雰囲気ガスを厳密に管理しないと特性のバラツキが発生したり,歩留まりが低下するおそれもあるという課題に鑑み,このような周囲の雰囲気の影響を防止でき,安定した半導体特性を示す薄膜トランジスタを提供するために,薄膜トランジスタ1の活性層として,ゲート絶縁膜30上に非晶質層42および結晶質層44が積層してなる酸化物半導体膜40を有する」という技術的事項が記載されていると認められる。

3 その他の引用文献
(1)引用文献B
拒絶査定に引用された引用文献B(特開2007-123861号公報,平成19年5月17日出願公開)には,図面とともに以下の記載がある。
「【0072】
(実施の形態3)
本発明の実施の形態について,図4,図5を用いて説明する。本実施の形態は,チャネル保護型の薄膜トランジスタを有する半導体装置の例である。
<<途中省略>>
【0074】
基板400上に導電膜401を形成する。導電膜401は,所望の形状に加工されゲート電極となる。
<<途中省略>>
【0076】
導電膜401上にフォトリソグラフィ工程を用いてレジストからなるマスクを形成し,マスクを用いて導電膜401を所望の形状に加工してゲート電極402を形成する(図4(B)参照)。
【0077】
次いで,ゲート電極402上にゲート絶縁膜403a,ゲート絶縁膜403bを形成し2層の積層構造とする。
<<途中省略>>
【0081】
酸化物半導体膜404は,1族元素,13族元素,14族元素,15族元素又は17族元素等のうち一種,又は複数種の不純物元素が添加されたZnOの非晶質(アモルファス)状態,多結晶状態又は非晶質状態と多結晶状態が混在する微結晶(マイクロクリスタルとも呼ばれる。)状態のもの,又は何も不純物元素が添加されていないものを用いることができる。また,InGaO_(3)(ZnO)_(5),酸化マグネシウム亜鉛(Mg_(x)Zn_(1-x)O)又は酸化カドミウム亜鉛(Cd_(x)Zn_(1-x)O),酸化カドミウム(CdO),In-Ga-Zn-O系のアモルファス酸化物半導体(a-IGZO)のうちいずれかを用いることができる。
<<途中省略>>
【0083】
次いで,基板400表面又は裏面よりLRTA法を用いて酸化物半導体膜404の加熱を行う(図4(D))。
<<途中省略>>
【0084】
LRTAを行うことにより短時間で選択的にゲート電極402が加熱され,その加熱された熱によりゲート電極402の周辺に形成された点線で示す領域434において結晶性が向上した第1の酸化物半導体領域が形成される。一方,点線で示す領域434以外の領域424では,ランプ光の吸収が少ないため,ほとんど加熱されずに済み,第1の酸化物半導体領域と結晶性の異なる第2の酸化物半導体領域が形成される(図4(E))。したがって,ゲート電極402が形成されている領域のみ選択的に加熱され,その他の領域は加熱されないため基板400のシュリンクや撓みを抑制することができる。なお,LRTAの出力を上げて基板表面よりランプ加熱を行うことにより,直接酸化物半導体膜の表面近傍の結晶性を改善させてもよい。また,ランプ光の波長,ゲート電極の反射率および酸化物半導体膜の膜厚を調節することにより,基板表面からランプ加熱を行う際,ゲート電極で反射したランプ光が酸化物半導体膜のゲート絶縁膜403b側の表面付近で吸収され,ゲート電極と重なる酸化物半導体膜のゲート絶縁膜403b側の表面付近が優先的に結晶化するようにしてもよい。また,基板にガラス基板を用いる場合,ランプ光は可視光から赤外光領域を利用する。この波長領域の光はガラス基板に吸収されにくいため,ガラス基板が加熱されるのを最小限に抑えることができる。なお,ランプ加熱は複数回行ってもよい。複数回行うことにより,基板温度の上昇を抑えつつゲート電極の加熱時間を稼ぐことができる。
<<途中省略>>
【0096】
以上の工程で,チャネル部の半導体層がエッチングされないボトムゲート型(逆スタガ型ともいう。)の薄膜トランジスタを作製することが出来る。なお,本実施形態では,ボトムゲート型のTFTを作製したが,基板上に設けられた酸化物半導体膜上にゲート絶縁膜を介して形成したゲート電極をLRTAで加熱して,少なくとも酸化物半導体膜のチャネル形成領域の結晶性を改善できるのであればトップゲート型TFTであってもよい。
【0097】
本実施形態は,実施形態1,2と適宜組み合わせることができる。」

(2)引用文献C
拒絶査定に引用された引用文献C(特開2008-281988号公報,平成20年11月20日出願公開)には,図面とともに以下の記載がある。
「【0083】
(電界効果型トランジスタ)
本実施の形態においては,電界効果型トランジスタの半導体層に関してはIn-Zn-O系又はこれにGaを加えた系の半導体を用いることが好ましい。
<<途中省略>>
【0085】
本発明者の知見によれば,半導体層にIn-Ga-Zn-O系の半導体を用いる場合,一度熱処理を行った温度までは,膜内部の水分が脱離し難いという特徴がある。
<<途中省略>>
【0089】
したがって,In-Ga-Zn-O系半導体膜からの水分の脱離量を熱処理によりコントロールすることができる。有機層の形成プロセス中のIn-Ga-Zn-O系半導体膜からの水分脱離量を減少させたい場合は,有機層の形成前にIn-Ga-Zn-O系半導体膜の熱処理を行うことで半導体層から水分を脱離させておく。水分を脱離させる熱処理条件は,有機層の形成プロセスにおいて用いられるプロセス温度よりも高い温度を用いることで,In-Ga-Zn-O系半導体膜からの水分脱離を効果的に抑制することができる。
【0090】
熱処理温度が高ければ高いほど,In-Ga-Zn-O系半導体膜からの脱離量は低減できるが,In-Ga-Zn-O系半導体膜の膜質の変化やキャリア濃度の変化も伴うため,300℃程度までが好ましい熱処理温度である。
<<途中省略>>
【0098】
半導体層の形成にはスパッタリング法やパルスレーザー蒸着法が適しているが,生産性に有利な各種スパッタリング法がより好ましい。また,この半導体層と基板の間には適宜,バッファ層を挿入することも有効である。」

(3)引用文献D
拒絶査定に引用された引用文献D(特開2006-5116号公報,平成18年1月5日出願公開)には,図面とともに以下の記載がある。
「【0022】
図1-(a),(b)は,それぞれ,本発明の実施形態にかかるTFT素子の構造を示す拡大平面図および拡大断面図である。
図示されるように,メタルマスクを介したEB(Electron Beam)蒸着により形成されたAl等の金属からなるゲート電極11を覆うように,市販のガラス基板10上に,PE-CVD(Plasma Enhanced Chemical Vapor Deposition)により250℃の処理温度にて成膜された窒化シリコン等からなるゲート絶縁膜12が形成されている。このゲート絶縁膜12上に,後述するように,対向ターゲット方式の反応性DCマグネトロンスパッタ法により,メタルマスクを介して略60Å/minの成膜速度にて成膜された,略1000Åの厚さを有する酸化亜鉛(ZnO)チャネル層(活性層)13が成膜形成されている。このZnO活性層13を介して対向するソース/ドレイン電極14が,メタルマスクを介したAl等の金属のEB蒸着により形成されて,ボトムゲート構造のZnO-TFT(Thin Film Transistor)素子1が製造される。ここで,SD電極間隔Lは,100μmであり,SD電極幅Wは,1.5mmである。
【0023】
図2に,半導体パラメータアナライザを用いて測定されたTFT素子1のON/OFF特性の一例を示す。SD電極間に10Vの電圧が印加されたときのON/OFF比は,3×10^(7)以上であった。なお,図示されるように,ゲート電圧Vgが印加されない時(Vg=0V)のSD電極間のOFF電流は,測定器の検出感度5×10^(-15)A以下であった。ゲート電圧10Vが印加された時(Vg=10V)のSD電極間のON電流は,4×10^(-8)Aであった。
【0024】
図3に,図2に示されるTFT素子のON/OFF特性のヒステリシス曲線を示す。図示されるように,繰り返し測定では,SD電極間のOFF電流は,略5×10^(-13)Aであり,SD電極間のON電流は,8×10^(-7)Aであった。
【0025】
図4に,XRD(X-ray Diffraction)を用いて測定されたTFT素子のZnO活性層13の回折スペクトルの一例を示す。図示されるように,このZnO活性層13は,c軸(002)方向のピーク強度1555.6cps,半値幅(FWHM)0.44により表される結晶性を有している。」

第6 対比・判断
1 本願発明1について
(1)対比
本願発明1と,引用発明とを対比すると,以下のとおりとなる。
ア 引用発明の「第1のチャネル層401」と「第2のチャネル層402」はそれぞれ,「In,Ga,Znから選択される少なくとも1つの元素を含む酸化物半導体を用いることができ」るので,引用発明の「第1のTFT901」,「第2のTFT902」,「第1のゲート電極201」,「第1のチャネル層401」,「第2のゲート電極202」,「第2のチャネル層402」,「E/Dインバータ」は,それぞれ本願発明1の「第1のトランジスタ」,「第2のトランジスタ」,「第1の導電膜」,「第1の酸化物半導体層」,「第3の導電膜」,「第2の酸化物半導体層」,「半導体装置」に相当し,引用発明の「第1のゲート電極201」と「第2のゲート電極202」は,それぞれ「ゲート電極」であり,第1と第2の「チャネル層」と重なるものであるので,本願発明1の「前記第1の導電膜は,前記第1の酸化物半導体層のチャネル形成領域と重なり,第1のゲート電極として機能する領域を有し」,「前記第3の導電膜は,前記第2の酸化物半導体層のチャネル形成領域と重なり,第3のゲート電極として機能する領域を有」するという構成を満たす。

イ 引用発明の「第1のTFT901」の「第1のドレイン電極501を電源電圧V_(dd)に接続」することは,本願発明1の「前記第1のトランジスタのソース又はドレインの一方は,第1の配線と電気的に接続され」ることに相当し,引用発明の「第1のTFT901」の「第1のソース電極601」と「第2のTFT902」の「第2のドレイン電極502は互いに接続され」ることは,本願発明1の「前記第1のトランジスタのソース又はドレインの他方は,前記第2のトランジスタのソース又はドレインの一方と電気的に接続され」ることに相当し,引用発明の「第2のTFT902」の「第2のソース電極602を接地すること」は,本願発明1の「前記第2のトランジスタのソース又はドレインの他方は,第2の配線と電気的に接続され」ることに相当し,引用発明の「第2のTFT902」の「第2のドレイン電極502を出力とする」ことは,本願発明1の「前記第2のトランジスタのソース又はドレインの一方から,信号が出力され」ることに相当し,引用発明の「電源電圧V_(dd)」は「接地」すなわち接地電圧よりも高いことは明らかであるので,本願発明1の「前記第1の配線は,前記第2の配線より高い電位を有する」という構成を満たす。

ウ 引用発明の「第1のTFT901」の「第1のゲート電極201は,配線により第1のソース電極601と接続され」ることは,本願発明1の「前記第1のトランジスタの前記第2のゲート電極は,前記第1のトランジスタのソース又はドレインの他方と電気的に接続され」ることと,「前記第1のトランジスタの」「ゲート電極は,前記第1のトランジスタのソース又はドレインの他方と電気的に接続され」る点で共通する。

エ 引用発明の「第2のTFT902」の「第2のゲート電極202を入力」とすることは,本願発明1の「前記第2のトランジスタの前記第4のゲート電極に,信号が入力され」ることと,「前記第2のトランジスタの」「ゲート電極に,信号が入力され」る点で共通する。

したがって,本願発明1と,引用発明とは,以下の点で一致し,相違する。
<一致点>
「第1のトランジスタと,
第2のトランジスタと,を有し,
前記第1のトランジスタは,
第1の導電膜と,
前記第1の導電膜上の,第1の酸化物半導体層と,を有し,
前記第2のトランジスタは,
第3の導電膜と,
前記第3の導電膜上の,第2の酸化物半導体層と,を有し,
前記第1の導電膜は,前記第1の酸化物半導体層のチャネル形成領域と重なり,第1のゲート電極として機能する領域を有し,
前記第3の導電膜は,前記第2の酸化物半導体層のチャネル形成領域と重なり,第3のゲート電極として機能する領域を有し,
前記第1のトランジスタのソース又はドレインの一方は,第1の配線と電気的に接続され,
前記第1のトランジスタのソース又はドレインの他方は,前記第2のトランジスタのソース又はドレインの一方と電気的に接続され,
前記第2のトランジスタのソース又はドレインの他方は,第2の配線と電気的に接続され,
前記第1のトランジスタのゲート電極は,前記第1のトランジスタのソース又はドレインの他方と電気的に接続され,
前記第2のトランジスタのゲート電極に,信号が入力され,
前記第2のトランジスタのソース又はドレインの一方から,信号が出力され,
前記第1の配線は,前記第2の配線より高い電位を有することを特徴とする半導体装置。」

<相違点>
・相違点1:本願発明1は,「第1の酸化物半導体層のチャネル形成領域と重なり,第2のゲート電極として機能する領域を有」する「第1の酸化物半導体層上の,第2の導電膜と」,「第2の酸化物半導体層のチャネル形成領域と重なり,第4のゲート電極として機能する領域を有」する「第2の酸化物半導体層上の,第4の導電膜と,を有し」,「前記第1の導電膜と前記第2の導電膜とに与えられる電圧により,前記第1のトランジスタの閾値を制御することができ,前記第3の導電膜と前記第4の導電膜とに与えられる電圧により,前記第2のトランジスタの閾値を制御することができ」るのに対して,引用発明においては,第1と第2のチャネル層上にゲート電極として機能する導電膜を有しておらず,第1ないし第4の導電膜に電圧を与えることで,第1と第2のトランジスタの閾値を制御してはいない点。
・相違点2:本願発明1は,「第1の酸化物半導体層は,第1の結晶領域を有し,前記第1の結晶領域は,前記第1の酸化物半導体層の表面に設けられ」,「第2の酸化物半導体層は,第2の結晶領域を有し,前記第2の結晶領域は,前記第2の酸化物半導体層の表面に設けられ」ているのに対して,引用発明においては,チャネル層が,そのような「結晶領域」を有してはいない点。
・相違点3:本願発明1は,「第1のトランジスタのソース又はドレインの他方と電気的に接続され」る「第1のトランジスタの」「ゲート電極」として,「第1の酸化物半導体層上の」「第2のゲート電極」であり,かつ,「信号が入力され」る「第2のトランジスタの」「ゲート電極」として「第2の酸化物半導体層上の」「第4のゲート電極」であるのに対して,引用発明においては,チャネル層上のゲート電極と接続してはいない点。

(2)相違点についての判断
上記相違点について,判断する。
・相違点1について
事案に鑑み,上記相違点1について,まず検討をする。
ア 引用文献1においては,その段落【0015】に「本発明によれば,同一基板上に閾値の異なる酸化物半導体薄膜トランジスタを,酸化物半導体薄膜トランジスタの特性を利用して比較的容易に作製することができる。例えばその特性とは,チャネル層膜厚の差によって閾値電圧に差が生じる特性と,チャネル層の加熱処理条件の差によって閾値電圧に差が生じる特性である。いずれの特性を利用しても,閾値電圧の差は十分に大きくすることができ,E/Dインバータが有効に動作する。」と発明の効果が記載されている。

イ すなわち「チャネル層膜厚の差によって閾値電圧に差が生じる特性と,チャネル層の加熱処理条件の差によって閾値電圧に差が生じる特性」という「酸化物半導体薄膜トランジスタの特性」を利用することで,「同一基板上に閾値の異なる酸化物半導体薄膜トランジスタを」「比較的容易に作製することができる」ことが引用発明の効果であると認められる。

ウ そうすると,本願発明1のように,「第1の酸化物半導体層のチャネル形成領域と重なり,第2のゲート電極として機能する領域を有」する「第1の酸化物半導体層上の,第2の導電膜と」,「第2の酸化物半導体層のチャネル形成領域と重なり,第4のゲート電極として機能する領域を有」する「第2の酸化物半導体層上の,第4の導電膜と,を有」するように構成を変更し,トランジスタをデュアルゲート構造として,その二つのゲート電極の電圧を制御することで,トランジスタの閾値を制御すること,すなわち「酸化物半導体膜を作り分けずにエンハンスメント型トランジスタとデプレッション型トランジスタを同一基板上に作製」(本願明細書段落【0162】)するように設計変更することは,明らかに,「酸化物半導体薄膜トランジスタの特性」を利用しない構成へと変更するものとなり,引用発明の当初目的である同一基板上に閾値の異なる酸化物半導体薄膜トランジスタを」「比較的容易に作製することができる」ことと相反することになる。

エ すなわち,引用発明において,トランジスタを本願発明1のようなデュアルゲート構造に設計変更することに阻害要因が存在すると言える。
また,引用文献2や,引用文献BないしDの記載を検討しても,上記技術的事項が周知な設計変更とも認められない。

オ してみれば,引用発明において,本願発明1のように「第1の酸化物半導体層のチャネル形成領域と重なり,第2のゲート電極として機能する領域を有」する「第1の酸化物半導体層上の,第2の導電膜と」,「第2の酸化物半導体層のチャネル形成領域と重なり,第4のゲート電極として機能する領域を有」する「第2の酸化物半導体層上の,第4の導電膜と,を有し」,「前記第1の導電膜と前記第2の導電膜とに与えられる電圧により,前記第1のトランジスタの閾値を制御することができ,前記第3の導電膜と前記第4の導電膜とに与えられる電圧により,前記第2のトランジスタの閾値を制御することができ」るようにすることは,当業者が容易になし得たこととはいえない。

カ そして,本願発明1は,上記相違点1に係る構成を備えることによって,本願の発明の詳細な説明に記載された,「酸化物半導体層のチャネル形成領域の上下に絶縁膜を介して一対の電極層を配置する4端子構造のトランジスタを2つ用いてインバータ回路を構成できる。デュアルゲート構造の第1の電極層と第4の電極層を用いてトランジスタの閾値を制御することで,酸化物半導体膜を作り分けずにエンハンスメント型トランジスタとデプレッション型トランジスタを同一基板上に作製できるため作製工程が簡便である。」という利点(本願明細書段落【0162】)を有するという顕著な効果を奏するものと認められる。

したがって,本願発明1は,相違点2,3についての判断をするまでもなく,引用発明,引用文献2,BないしDに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

2 本願発明2について
本願の請求項2は,請求項1に「前記第1の酸化物半導体層は,Inと,Gaと,Znと,を有し」,「前記第2の酸化物半導体層は,Inと,Gaと,Znと,を有」するという発明特定事項を追加したものであって,本願発明1の発明特定事項を全て含むから,本願発明2もまた,本願発明1と同じ理由により,引用発明,引用文献2,BないしDに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

第7 当審拒絶理由について
1 特許法第36条第6項第1号(サポート要件)について
当審では,当審拒絶理由において特許請求の範囲の請求項1および2の記載が,明細書のサポート要件に適合しない旨の拒絶の理由を通知しているが,本件補正により,この拒絶の理由は解消した。

2 特許法第36条第6項第2号(発明の明確性要件)について
当審では,当審拒絶理由において,特許請求の範囲の請求項1および2の記載において,各種「導電膜」と各種「電極」との対応関係が不明確である旨の拒絶の理由を通知しているが,本件補正により,この拒絶の理由は解消した。

3 特許法第29条第2項(進歩性)について
当審では,当審拒絶理由において,本願請求項1および2に係る発明は,本願優先日前に頒布された引用文献1および2(上記第5)に記載され又は電気通信回線を通じて公衆に利用可能となった発明に基づいて,本願優先日前に当業者が容易に発明をすることができたものである旨の拒絶の理由を通知しているが,上記第5,6にて検討したように,本件補正により,この拒絶の理由は解消した。

第8 原査定についての判断
原査定は,請求項1ないし4について,上記引用文献A(引用文献1)および引用文献BないしDに基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,本件補正後の請求項1,2はそれぞれ,上記にて検討したように,引用文献1および,引用文献2,BないしDに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえないものであるので,本願発明1および2は,上記引用文献AないしDに基づいて,当業者が容易に発明をすることができたものであったとは認められない。
したがって,原査定を維持することはできない。

第9 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-04-08 
出願番号 特願2016-75805(P2016-75805)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 竹口 泰裕  
特許庁審判長 加藤 浩一
特許庁審判官 小田 浩
鈴木 和樹
発明の名称 半導体装置  
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