• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1350412
審判番号 不服2018-3272  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2018-03-06 
確定日 2019-05-07 
事件の表示 特願2016- 76469「半導体装置」拒絶査定不服審判事件〔平成28年 7月21日出願公開、特開2016-131256、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2013年(平成25年)1月25日を国際出願日とする特願2014-527412号の一部を,平成26年12月17日を出願日とする特願2014-255450号とし,さらに,特願2014-255450号の一部を,平成28年4月6日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成28年10月 6日付け 拒絶理由通知
平成29年 1月12日 意見書提出・手続補正
平成29年 1月23日付け 最後の拒絶理由通知
平成29年 3月24日 意見書提出・手続補正
平成29年 6月 2日付け 拒絶理由通知
平成29年 8月 9日 意見書提出
平成29年12月14日付け 拒絶査定(以下,「原査定」という。)
平成30年 3月 6日 審判請求
平成30年11月 6日付け 拒絶理由通知(以下,この通知に係る拒絶理由を「当審拒絶理由」という。)
平成31年 1月23日 意見書提出・手続補正

第2 本願発明
本願請求項1-5に係る発明(以下,それぞれ「本願発明1」-「本願発明5」という。)は,平成31年 1月23日付けの手続補正で補正された特許請求の範囲の請求項1-5に記載された事項により特定される発明であり,本願発明1-本願発明5は以下のとおりの発明である。
「 【請求項1】
10^(17)cm^(-3)以下の不純物濃度である柱状半導体と,
前記柱状半導体の側面を取り囲む第1の絶縁物と,
前記柱状半導体の一端の前記第1の絶縁物の周囲を取り囲む第1の金属と,
前記柱状半導体の他方の一端の前記第1の絶縁物の周囲を取り囲む第2の金属と,
前記第1の金属と前記第2の金属とに挟まれた領域で前記第1の絶縁物を取り囲む第3の金属と,
を備え,
前記第1の金属と前記第3の金属とは電気的に絶縁され,
前記第2の金属と前記第3の金属とは電気的に絶縁され,
前記第1の金属と前記柱状半導体の一端とは電気的に接続され,
前記第2の金属と前記柱状半導体の他方の一端とは電気的に接続され,
前記第1の金属に取り囲まれた前記柱状半導体の前記一端が,前記第1の金属の仕事関数と柱状半導体層との仕事関数差によりソースドレイン領域を構成し,
前記第2の金属に取り囲まれた前記柱状半導体の前記他方の一端が,前記第2の金属と柱状半導体層との仕事関数差によりソースドレイン領域を構成することを特徴とする半導体装置。
【請求項2】
前記柱状半導体は,シリコンであることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1の金属と前記第2の金属の仕事関数は4.0eVから4.2eVの間であることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記第1の金属と前記第2の金属の仕事関数は5.0eVから5.2eVの間であることを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記第3の金属の仕事関数は4.2eVから5.0eVの間であることを特徴とする請求項1に記載の半導体装置。」

第3 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1(米国特許第06891234号明細書)には,図面とともに次の事項が記載されている。(訳,下線は,当審で付加した。以下同じ。)
「FIELD OF THE INVENTION
The present invention relates generally to solid-state switching and amplification devices and, more particularly, to a field-effect transistor having a layer of charge induced in the conduction path between the channel and one or more channel taps (the source and/or drain in a conventional field-effect transistor) by proximity to a conductor (e.g., a metal) possessing a workfunction outside of the bandgap of the semiconductor in the region in which the charge is induced.」(第1欄第11行-第21行)
(訳: 発明の分野
本発明は,一般に,固体のスイッチング・デバイスおよび増幅デバイスに関し,より詳細には,チャネルの間の導電経路に誘起される電荷の層とに電荷が誘起される領域の半導体のバンドギャップの仕事関数を有する導電体(例えば,金属)への近接度によって1つまたは複数のチャンネル・タップ(従来の電界効果型トランジスタにおいて,ソース/ドレイン)を有する電界効果トランジスタに関するものである。)
「 Referring now to FIG. 6, a comparison between transistors configured in accordance with the present invention and other transistor structures having overlapping gates is shown. As indicated above, the present transistor 90 (an example of which is shown in Illustration 6(a)) includes a conductor (in this case a metal) 92 that overlaps an extension region 94 between the source and/or drain regions 96 and the channel region 98. This conductor 92 is separated from the extension region 94 by an insulator 100 and is chosen to have a workfunction that will induce a desired polarity and concentration of charge in the extension region 94. The conductor 92 is not connected to the gate 102, but is electrically isolated therefrom.」(第13欄第1行-第13行)
(訳: ここで図6を参照すると,本発明に従って構成されたトランジスタと,オーバーラップゲートを有する他のトランジスタ構造との比較が示されている。上述したように,本トランジスタ90(その一例は図6(a)に示されている)は,ソース/ドレイン領域96とチャネル領域98との間のエクステンション領域94と重なる導電体(この場合は金属)92を備えている。この導電体92は,絶縁体100により,エクステンション領域94から分離されており,エクステンション領域94に所望の極性及び濃度の電荷を誘起する仕事関数を有するように選択される。導電体92は,ゲート102に接続されておらず,電気的に絶縁されている。)
「 Further embodiments of the present invention provide an extension region in the semiconductor of various dopant concentrations, from undoped to heavily doped, in combination with a metal overlapping an insulator in contact with the semiconductor in the extension region. 」(第16欄第11行-第15行)
(訳: 本発明のさらなる実施形態は,様々なドーパント濃度の半導体内のエクステンション領域は,エクステンション領域で半導体に接する絶縁体と重なるアンドープから高濃度にドープされた金属との組み合わせを提供する。)
「 The present approach differs substantially from that of Lin et al., in that in the present invention the effective workfunction of the metal is significantly outside the semiconductor bandgap. This is not the case for Al in contact with SiO_(2) with Si as the reference semiconductor (as used by Lin et al.). The workfunction of Al is approximately 4.1 V, only near the edge of the Si gap, given the Si electron affinity of approximately 4.05 V. With a low (n-channel) or high (p-channel) workfunction, a bias is no longer needed to attract charge to the surface, providing the opportunity for reduced capacitance.」(第20欄第19行-第29行)
(訳: 本発明では,金属の実効仕事関数は半導体のバンドギャップから著しく外れているという点で,本発明の方法は,Linほかのものとは実質的に異なる。これは,(Linらによって使用された)基準半導体としてSiを用いて,SiO_(2)と接触するAlの場合ではない。Alの仕事関数は,約4.05VのSiの電子親和力を有するSiギャップの端部に近い4.1V程度である。低い(n-チャネル)または高い(p-チャネル)の仕事関数を用いると,電荷を表面に引き付けるバイアスは必要がなくなり,静電容量を減らすことができる。)
「5. The conductor should be connected to the associated S/D, 」(第20欄第66行-第67行)
(訳:5.導電体は,関連するS/Dに接続しなければならない)
「 Some sample structures configured in accordance with embodiments of the present invention are shown in FIG. 13 . Regions are indicated by the type of material(s) of which they consist:
a) I: Insulators, such as SiO_(2), Si_(3)N_(4), SiN_(x), ZrO_(2), HfO_(2), etc.
b) S: Semiconductors, such as Si, Ge_(x) Si_(1-x), Ge, certain C-based materals, GaAs, etc.
c) M: Metals, such as Al, Er, Yb, Pt, Ir, Cu, Ag, Ar, W, Ni, NiSi, Co, CoSi, ErSi_(1.7), PtSi, PtGe, certain forms of C, degenerately-doped semiconductors, etc. Each region may consist of one or more of these materials. The gate (G) may be a metal or a doped semiconductor.
A path of capacitive coupling is indicated with the capacitor symbol, ”-||-”. The Illustrations (a)-(i) in FIG. 13 are for n-channel FETs. Thus, the metal at one end of the capacitor should have an effective workfunction less than the electron affinity of a semiconductor near the other end. If the FETs were p-channel, the metal end of the capacitor should have an effective workfunction more than a bandgap larger than the electron affinity of a semiconductor near the other end of the capacitor. The doping in the semiconductor regions is not specified; these geometries apply to both doped S/D and metal S/D designs. Not all of these transistors are considered by the present inventors to be optimal designs. However, each illustrates an example of the present invention.」(第22欄第20行-第46行)
(訳: 本発明の実施形態に従って構成されたいくつかのサンプル構造は,図13に示されている領域は,材料(複数可)からのタイプで示されている。a)I:絶縁体は,SiO_(2),Si_(3)N_(4),SiNx,ZrO_(2),HfO_(2),など。b)S:半導体,Si,Ge_(x)Si_(1-x),Ge,C系材料,GaAs,など。c)M:金属,Al,Er,Yb,Pt,Ir,Cu,Ag,W,Ni,NiSi, Co, CoSi, ErSi_(1.7),PtSi,PtGe,Cの特定の実施形態は,縮退ドープされた半導体,など。各領域は,1つまたはそれ以上のこれらの材料から構成してもよい。ゲート(G)は,金属またはドープされた半導体であってもよい。
容量結合の経路はコンデンサ記号”-||-”で示されている。図13の例(a)-(i)は,nチャネルFETである。これにより,コンデンサの一端の金属は,他端付近の半導体の電子親和力よりも小さい実効仕事関数を有していなければならない。FETは,Pチャネルである場合,コンデンサの金属端部は,前記コンデンサの他端近傍の半導体の電子親和力よりもバンドギャップよりも大きな実効仕事関数を有するべきである。半導体領域におけるドーピングが指定されていない;これらの幾何学形状は,ドープされたS/Dと金属S/D設計の両方に適用される。これらのトランジスタの全てが最適な設計であることが本発明者らによって考慮される。しかしながら,各々は,本発明の一例を示す図である。)
「(i) vertical FET: This shows an example of an asymmetric (i.e., the source and drain have different designs) vertical device. The body is formed of the central semiconductor region 228. At the top is a metal S/D, 230 with a doped S/D 232 on the bottom. The metal S/D 230 overlaps the central semiconductor 228 in the extension region 234. The structure may be axially symmetric, in which case it is a cylindrical, or ”nanotube”, or ”pillar” FET. Or, it may have a square or near-square cross-section in the ”vertical” plane. Or, it could be a fin geometry with the cross-section extending into the plane of the paper for a distance large relative to the semiconductor thickness. 」(第23欄第52行-第64行)
(訳:(i)垂直FET:これは,非対称(すなわち,ソースおよびドレインの様々な設計を有する)垂直型装置の一例を示す図である。本体は,中央半導体領域228で形成されている。上部には,金属S/D230と,底部にドープしたS/D232である。金属S/D230は,エクステンション領域234で中央の半導体228と重なっている。この構造は,軸線方向に対称であってもよく,この場合,それは円筒形,または”ナノチューブ”,または”ピラー”FETである。あるいは,”垂直”平面において正方形又は正方形に近い断面を有していてもよい。または,半導体厚さに対して大きい距離のための紙の平面の中へ延びる断面であるフィン幾何形状とすることができる。)

FIG.13i


FIG.13iは,垂直FETであり,S(半導体)228側面,M(金属)230とG(ゲート)の間,n+S(ドープしたS/D)232とG(ゲート)の間にI(絶縁体)が設けられている構造,S(半導体)228側面にI(絶縁体)を介して,M(金属)230とI(絶縁体)を介して,n+S(ドープしたS/D)232とI(絶縁体)を介してG(ゲート)が設けられている構造,S(半導体)の上部の構成234(エクステンション領域)の端部はM(金属)が接続され,構成234(エクステンション領域)側面とM(金属)の間にはI(絶縁体)が設けられている構造,S(半導体)の底部でn+S(ドープしたS/D)232と接続される構造が開示されていると認められる。

(2)引用発明
前記(1)より,図6に示されるオーバーラップゲートを有するトランジスタ構造(第13欄第1行-第13行)についての記載を参酌すると,引用文献1には,FIG.13iに示される垂直FETとして,以下の発明(以下,「引用発明1」という。)が記載されていると認められる。
「中央の半導体228と,
中央の半導体228の側面に絶縁体を介して設けられたゲート(G)と,
中央の半導体228のエクステンション領域234側面に絶縁体を介して設けられた金属S/D230とを有し,
中央の半導体228のエクステンション領域234は端部で金属S/D230と接続し,
中央の半導体228は底部でドープしたS/D232と接続し,
金属S/D230は,エクステンション領域234に所望の極性及び濃度の電荷を誘起する仕事関数を有するように選択され,
ゲート(G)は金属からなる,
垂直FET。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(特開2004-356314号公報)には,図面とともに次の事項が記載されている。
「【0001】
【発明の属する技術分野】
本発明は,半導体装置に関する。更に詳しくは,本発明は,ナノメータースケールのデバイス設計方法が適用可能な半導体装置に関する。」
「【0006】
【課題を解決するための手段】
かくして本発明によれば,10^(17)cm^(-3)以下の不純物濃度の高抵抗領域と該高抵抗領域を挟む第1の高濃度領域と第2の高濃度領域とを持つシリコン柱と,該高抵抗領域上を囲む絶縁体と,該絶縁体を囲む導電体とを有し,
該導電体が,それに印加される電圧によって,該第1の高濃度領域と第2の高濃度領域の間に流れる電流を制御し,かつ該第1の高濃度領域と第2の高濃度領域の間に電流が流れている時に,該高抵抗領域を完全空乏化させる仕事関数を持つ材料からなることを特徴とする半導体装置が提供される。
上記構成の半導体装置によれば,導電体のシリコン柱の高さ方向の長さ(ゲート長)が70nm以下,特に20nm以下においても優れた安定性を示し,低オフ電流でかつ高オン電流を実現でき,超高速かつ超低消費電力ULSI(超大規模集積回路)を実現可能なデバイス設計方法を適用可能な半導体装置を提供することができる。
【0007】
【発明の実施の形態】
本発明では,導電体(以下,ゲート)で囲まれたシリコン柱の領域(以下チャネル)の不純物濃度を10^(17)cm^(-3)以下の低不純物濃度にすることが一つの特徴である。更に,本発明では,チャネルの不純物濃度を上記のように低くしても,ゲート材料の仕事関数を変えることによって,しきい値電圧又はオフ電流I_(off)を決定することができる。これに対して,従来の半導体装置では,しきい値電圧又はオフ電流I_(off)をゲートで囲まれたチャネル領域の不純物濃度を変えることによって制御していたため,不純物濃度を10^(17)cm^(-3)以下にすることは困難であった。」
「【0031】
従って,BI-SGTの理想的なサブスレショルドスウィングを用いて低オフ電流I_(off)に設定することで,BI-SGTのメリットを存分に生かすことが可能となる。また,BI-SGTを用いることで,10^(-12)A/μmの低オフ電流I_(off)で1170μA/μmの高オン電流I_(on)を実現できる。それゆえに,BI-SGTは高速かつ低消費電力のCMOSデバイス設計が可能となる。
図11は,BI-SGTとBI-DGのオフ電流とゲート仕事関数の関係を示す図である。具体的には,図11では,シリコン柱直径が10nm,ゲート絶縁膜のゲート酸化膜換算厚が1nm,ゲート長20nm,ドレイン電圧1VのBI-SGTと,シリコン膜厚が10nm,ゲート絶縁膜のゲート酸化膜換算厚が1nm,ゲート長20nm,ドレイン電圧1VのBI-DGのそれぞれのオフ電流I_(off)とゲートの仕事関数の関係を示している。図11から,仕事関数が4.2eVから4.8eVまでのゲート材料を用いることによって,ゲート長20nmのBI-SGTを実現することができる。
【0032】
具体的には,NMOSの場合,ゲートで囲まれた高抵抗柱状半導体層の柱直径が10nm,ゲート長が20nm,ゲート絶縁膜のゲート酸化膜換算厚が1nmのとき,オフ電流I_(off)を10^(-12)A/μmに設計するためには,4.668eVの仕事関数を持つゲート材料が使用できる。このようなゲート材料としては,モリブデンシリサイド(MoSi_(2))が挙げられる。
一方,PMOSの場合は,ゲートで囲まれた高抵抗柱状半導体層の柱直径が10nm,ゲート長が20nm,ゲート絶縁膜のゲート酸化膜換算厚が1nmのとき,オフ電流I_(off)を10^(-12)A/μmに設計するためには,4.789eVの仕事関数を持つゲート材料が使用できる。このようなゲート材料としては,モリブデンシリサイド(MoSi_(2))が挙げられる。
モリブデンシリサイド(MoSi_(2))は,ゲート仕事関数の値を4.6eVから4.8eVまで変えることができる。
【0033】
以上のように,BI-SGTのしきい値電圧決定又はオフ電流決定は,ゲートの仕事関数によって行うことができる。」

第4 対比及び判断
1 本願発明1と引用発明について
(1)本願発明1と引用発明との対比
ア 引用発明の「中央の半導体228」は,「ピラー」(第3の1(1)第23欄第60行)の態様を含むものであるから,「柱状半導体」といえる。
イ 引用発明の「中央の半導体228の側面」において「絶縁体」が接することになるので,引用発明の「絶縁体」は,本願発明1の「前記柱状半導体の側面」に接する点で「第1の絶縁物」と共通する。
ウ 引用発明の「中央の半導体228のエクステンション領域234側面に絶縁体を介して設けられた金属S/D230」は,本願発明1の「前記柱状半導体の一端の前記第1の絶縁物の周囲」に接する点で「第1の金属」と共通する。
エ 引用発明の「ゲート(G)」は,中央の半導体228の側面に絶縁体を介して設けられている構造であり,「金属」であるから,本願発明1の「前記第1の絶縁物」に接する金属という点で「第3の金属」と共通する。
オ 引用文献1には,M(金属)230とG(ゲート)の間にI(絶縁体)が設けられている構造が記載されており(第3の1(1)FiG13i),金属S/D230とゲート(G)は,電気的に接続しないものであることは技術常識であるから,引用発明の「金属S/D230」と「ゲート(G)」とは,「電気的に絶縁している」といえる。
カ 引用発明において,中央の半導体228のエクステンション領域234は端部で金属S/D230と接続しているので,引用発明の「中央の半導体228」と「金属S/D230」とは,「前記第1の金属と前記柱状半導体の一端とは電気的に接続され」ている状態といえる。
キ 引用発明において,金属S/D230は,エクステンション領域234に所望の極性及び濃度の電荷を誘起する仕事関数を有するように選択されており,また,金属S/D230と中央の半導体228との仕事関数差によって,エクステンション領域234に所望の極性及び濃度の電荷を誘起することは技術常識であるから,引用発明の所望の極性及び濃度の電荷を誘起された「エクステンション領域234」は,「前記第1の金属に」第1の絶縁物を介して接する「前記柱状半導体の前記一端が,前記第1の金属の仕事関数と柱状半導体層との仕事関数差によりソースドレイン領域を構成」するといえる。
ク すると,本願発明1と引用発明とは,下記ケの点で一致し,下記コの点で相違する。
ケ 一致点
「柱状半導体と,
前記柱状半導体の側面と接する第1の絶縁物と,
前記柱状半導体の一端の前記第1の絶縁物の周囲に接する第1の金属と,
前記第1の絶縁物に接する第3の金属と,
前記第1の金属と前記第3の金属とは電気的に絶縁され,
前記第1の金属と前記柱状半導体の一端とは電気的に接続され,
前記第1の金属に第1の絶縁物を介して接する前記柱状半導体の前記一端が,前記第1の金属の仕事関数と柱状半導体層との仕事関数差によりソースドレイン領域を構成することを特徴とする半導体装置。」
コ 相違点
(ア)相違点1
本願発明1の「柱状半導体」は,「10^(17)cm^(-3)以下の不純物濃度」であるのに対して,引用発明は,不純物濃度が不明な点。
(イ)相違点2
本願発明1の「第1の絶縁物」は,前記柱状半導体の側面「を取り囲む」のに対して,引用発明は,そうであるか不明な点。
(ウ)相違点3
本願発明1の「第1の金属」は,前記柱状半導体の一端の前記第1の絶縁物の周囲「を取り囲む」のに対して,引用発明は,そうであるか不明な点。
(エ)相違点4
本願発明1の「第2の金属」は,「前記柱状半導体の他方の一端の前記第1の絶縁物の周囲を取り囲む」,「前記第3の金属とは電気的に絶縁され」,「前記柱状半導体の他方の一端とは電気的に接続され」るのに対し,引用発明は,そのような構成を有していない点。
(オ)相違点5
本願発明1の「第3の金属」は,「前記第1の金属と前記第2の金属とに挟まれた領域で前記第1の絶縁物を取り囲む」のに対し,引用発明は,そうであるか不明な点。
(カ)相違点6
本願発明1は,「前記第2の金属に取り囲まれた前記柱状半導体の前記他方の一端が,前記第2の金属と柱状半導体層との仕事関数差によりソースドレイン領域を構成する」のに対し,引用発明は,そのような構成を有していない点。

(2)相違点についての判断
ここで,相違点4について検討する。
相違点4の「前記柱状半導体の他方の一端の前記第1の絶縁物の周囲を取り囲む」「第2の金属」の構成に関連して,そもそも,引用文献2には,「第2の金属」に対応するものは記載されておらず,引用文献1には,垂直FETの実施例とは異なる水平FETの実施例において,水平FETのS/D近傍の構造として,ソース/ドレイン領域96とチャネル領域98との間のエクステンション領域94と重なり,絶縁体100により,エクステンション領域94から分離されている金属92を有する構造が記載されている(第3の1(1)第13欄第1行-第13行)。
しかしながら,水平FETのS/D近傍の構造を垂直FETのS/D近傍の構造に適用することは,引用文献1には特に記載されておらず,周知の技術とも認められないから,引用文献1に記載された水平FETのS/D近傍の構造を,垂直FETである引用発明の底部のドープしたS/D232に採用する動機付けがない。
仮に,引用文献1に記載された別の実施例の水平FETのS/D近傍の構造を,引用発明の垂直FETの底部のドープしたS/D232に採用するとしても,縦型FETと横型FETでは,製造工程が大きく異なるから,引用文献1に記載された水平FETのS/D近傍の構造を,引用発明の垂直FETの底部のドープしたS/D232に適用することは,技術的に困難である。
また,引用文献1において,図13iは,「(i)垂直FET:これは,非対称(すなわち,ソースおよびドレインの様々な設計を有する)垂直型装置の一例を示す図である。」(第3の1(1)第23欄第52行-第54行)ことが記載されており,これは,引用発明の垂直FETの底部のドープしたS/D232を,金属S/D230と対称な構造にすることを阻害するものである。(なお,引用文献1には,垂直FETの構造が,軸線方向に対称であってもよいことが記載されているが(第3の1(1)第23欄第58行-第59行),これは「円筒形」の場合を説明するものであり(第3の1(1)第23欄第59行),軸線方向を中心に”回転する方向”に対称であることを意味しているのであって,引用発明の垂直FETの金属S/D230を軸方向に対称な構造とすることを意味していない。)
そうすると,垂直FETである引用発明において,底部のドープしたS/D232に代えて,上記相違点4に係る構成を採用することが,当業者にとって容易であったとは認められない。
したがって,他の相違点について検討するまでもなく,本願発明1は引用発明及び引用文献2に記載された発明に基づいて当業者が容易に発明できたものとはいえない。

2 本願発明2-5について
本願発明2-5は,本願発明1の発明特定事項をすべて含むものであるから,本願発明1と同じ理由により,当業者であっても,引用文献1-2に記載された発明に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,平成29年3月24日付け手続補正により補正された請求項1,2,4,5に係る発明について,上記引用文献1-2に記載された発明に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,平成31年1月23日付け手続補正により補正された請求項1-5に係る発明は,上記のとおり,引用文献1-2に記載された発明に基づいて,当業者が容易に発明できたものではない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
特許法第36条第6項第2号について
当審では,平成29年3月24日付け手続補正により補正された請求項1-5に係る発明は,明確ではないとの拒絶の理由を通知しているが,平成31年1月23日付け手続補正において,この拒絶の理由は解消した。

第7 むすび
以上のとおり,本願発明1-5は,当業者が引用文献1-2に記載された発明に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-04-15 
出願番号 特願2016-76469(P2016-76469)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 宇多川 勉戸次 一夫  
特許庁審判長 飯田 清司
特許庁審判官 梶尾 誠哉
河合 俊英
発明の名称 半導体装置  
代理人 西島 孝喜  
代理人 大塚 文昭  
代理人 上杉 浩  
代理人 田中 伸一郎  
代理人 須田 洋之  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ