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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1350527
審判番号 不服2018-3515  
総通号数 233 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-05-31 
種別 拒絶査定不服の審決 
審判請求日 2018-03-12 
確定日 2019-05-07 
事件の表示 特願2013-259064「半導体装置」拒絶査定不服審判事件〔平成27年 6月22日出願公開,特開2015-115582,請求項の数(2)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年12月16日の出願であって,その手続の経緯は以下のとおりである。
平成29年 7月27日付け 拒絶理由通知書
平成29年 9月29日 意見書・手続補正書の提出
平成29年12月 4日付け 拒絶査定(以下,「原査定」という。)
平成30年 3月12日 審判請求書・手続補正書の提出
平成31年 1月 7日付け 拒絶理由(以下,「当審拒絶理由」という。)通知書
平成31年 3月 8日 意見書・手続補正書の提出

第2 本願発明
本願請求項1,2に係る発明(以下,それぞれ「本願発明1」,「本願発明2」という。)は,平成31年3月8日付けの手続補正で補正された特許請求の範囲の請求項1,2に記載された事項により特定される発明であり,本願発明1,本願発明2は以下のとおりの発明である。
「 【請求項1】
基板の上方に形成された第1窒化物半導体層と,
前記第1窒化物半導体層上に形成された第2窒化物半導体層と,
前記第2窒化物半導体層上に形成された第3窒化物半導体層と,
前記第3窒化物半導体層上に形成された第4窒化物半導体層と,
前記第4窒化物半導体層を貫通し,前記第3窒化物半導体層の途中まで到達する溝と,
前記溝内にゲート絶縁膜を介して配置されたゲート電極と,
前記ゲート電極の両側の前記第4窒化物半導体層の上方にそれぞれ形成された第1電極および第2電極と,
前記第1電極と第1窒化物半導体層との間を接続する接続部と,
を有し,
前記第3窒化物半導体層の電子親和力は,前記第2窒化物半導体層の電子親和力より大きく,
前記第4窒化物半導体層の電子親和力は,前記第2窒化物半導体層の電子親和力より小さく,
前記第1窒化物半導体層は,p型の不純物を含有し,活性化した前記p型の不純物濃度は,5×10^(16)cm^(-3)以上で,かつ,1×10^(17)cm^(-3)未満である,半導体装置。
【請求項2】
請求項1記載の半導体装置において,
前記p型の不純物濃度は,0.5×10^(17)cm^(-3)以下である,半導体装置。」

第3 引用文献及び引用発明
1 引用文献1について
原査定及び当審拒絶理由通知の拒絶の理由に引用された引用文献1(特開2013-125913号公報)には,図面とともに次の事項が記載されている。(下線は,当審で付加した。以下同じ。)
「【技術分野】
【0001】
本発明は,半導体装置に関する。
【背景技術】
【0002】
p-GaN層上に,n^(-)-AlGaN層,絶縁層及びゲート電極が順に形成され,ゲート電極の両側にソース電極及びドレイン電極が形成された,窒化ガリウム系半導体のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)が知られている(特許文献1参照)。
特許文献1 特開2004-260140号公報」
「【0024】
リセス部124が,ソース電極116とドレイン電極118との間の一部であって,ゲート電極120の下側の領域の少なくとも一部に形成される。リセス部124において,電子供給層112が除去される。リセス部124では電子供給層112が除去されているので,リセス部124の下側のチャネル層110には,2DEG122が形成されない。リセス部124においてチャネル層110の一部が厚さ方向に除去されて,リセス部124におけるチャネル層110の厚さが,他の領域のチャネル層110より薄くてもよい。
【0025】
絶縁層114は,ソース電極116とドレイン電極118との間の領域で電子供給層112上に形成される。リセス部124において,絶縁層114はチャネル層110に接する。すなわち,リセス部124において,絶縁層114は電子供給層112の側面,及び,チャネル層110上に形成される。絶縁層114は例えばSiO2で形成される。
【0026】
ゲート電極120は,ソース電極116とドレイン電極118との間で,絶縁層114上に導電性の材料で形成される。ゲート電極120の長さは,リセス部124の長さより長い。したがって,ゲート電極120は,リセス部124を超えて形成される。ゲート電極120の長さとは,MOSFET100がオン状態のときにソース電極116及びドレイン電極118間に流れる電流に平行な方向のゲート電極120の長さをいう。リセス部124の長さとは,MOSFET100がオン状態のときにソース電極116及びドレイン電極118間に流れる電流に平行な方向の,絶縁層114がチャネル層110に接する領域の長さをいう。ゲート電極120は,一例として,Ti層,当該Ti層上のAl層,及び,当該Al層上のTi層で形成される。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(特開2009-026975号公報)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,半導体装置に関し,特に特に窒化物半導体のヘテロ接合構造を用いた半導体装置に関する。」
「【0024】
[第2の実施形態]
図2は,本発明の第2の実施形態に係る半導体装置の要部断面を示す模式図である。
【0025】
導電性基板(例えばn型シリコン基板)2の主面上には,バッファ層(例えばAlN/AlGaNからなる)13が設けられている。基板2の主面の反対側の面には裏面電極1が設けられている。
【0026】
バッファ層13の上にはn型GaN層14が設けられ,n型GaN層14の上にはバリア層15が設けられている。バリア層15の上には,チャネル層16と電子供給層17とのヘテロ接合構造が設けられている。
【0027】
バリア層15は,In_(X)Al_(Y)Ga_(1-X-Y)Nからなり,ここでInの組成比X,Alの組成比Yは,4.66X≦Y≦4.66X+0.41およびX+Y≦1を満足する。具体的には,本実施形態では,In_(0.1)Al_(0.8)Ga_(0.1)Nをバリア層15として用いている。
【0028】
チャネル層16は,例えば不純物が添加されていないノンドープのGaNからなり,電子供給層17は,チャネル層6のGaNよりもバンドギャップが大きい例えばn型のAl_(0.25)Ga_(0.75)Nからなる。」

3 引用文献3について
原査定の拒絶の理由に引用された引用文献3(特開2006-196869号公報)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,半導体装置及びその製造方法に関し,特に,III-V族窒化物半導体を用いた複数の高出力素子を含む半導体装置及びその製造方法に関する。」
「【0031】
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
【0032】
図1(a)及び図1(b)は本発明の第1の実施形態に係る半導体装置であって,2つの高出力HFETを集積化した半導体装置を示し,(a)は平面構成を示し,(b)は(a)のIb-Ib線における断面構成を示している。
【0033】
図1(b)に示すように,例えば,n型シリコン(Si)からなる半導体基板11の上部には,それぞれ導電型がp型の第1の極性反転領域12A及び第2の極性反転領域12Bが互いに間隔をおいて形成されている。各極性反転領域12A,12Bの底面及び側面は,それぞれ各極性反転領域12A,12Bよりもp型の不純物濃度が低いp型低濃度不純物領域13により覆われている。このp型低濃度不純物領域13を設けることにより,半導体装置に高電圧を印加した際には,より広い空乏層が半導体基板11中に広がるため,極性反転領域のみの場合と比べて耐圧が20%程度向上する。
【0034】
図1(a)及び図1(b)に示すように,半導体基板11の主面上には,それぞれが複数のIII-V族窒化物半導体が積層されてなる第1の活性層14A及び第2の活性層14Bが,第1の極性反転領域12A及び第2の極性反転領域12Bの上にそれぞれ形成されている。
【0035】
ここで,図2に第1の活性層14A及び第2の活性層14Bの詳細構成を示す。各活性層14A,14Bは,基板側から順次エピタキシャル成長した,厚さが約50nmの窒化アルミニウム(AlN)からなる初期バッファ層141と,それぞれの厚さが25nmの窒化ガリウム(GaN)層142と窒化アルミニウム(AlN)層143とを交互に15層ずつ積層されてなる超格子層と,厚さが1μmのチャネル層144とを含む。ここでは,超格子層がGaN系材料に固有の高い耐圧を保証している。
【0036】
図1(a)及び図1(b)に示すように,第1の活性層14Aの上には,第1のゲート電極15Aとその両側に間隔をおいて第1のソース電極16A及び第1のドレイン電極17Aとが形成されており,第2の活性層14Bの上には,第2のゲート電極15Bとその両側に間隔をおいて第2のソース電極16B及び第2のドレイン電極17Bとが形成されている。このように,半導体基板11上には,第1の活性層14Aを含む第1のHFET10Aと,第2の活性層14Bを含む第2のHFET10Bとが構成されている。ここでは,第1のHFET10Aの第1のドレイン電極17Aと,第2のHFET10Bの第2のドレイン電極17Bとは,互いに隣接して形成されている。
【0037】
各HFET10A,10Bの周囲には,これらを互いに絶縁する絶縁性の素子分離領域18が形成されている。素子分離領域18の底部は,第1の活性層14A及び第2の活性層14Bの底部と同等の深さにまで達しており,各HFET10A,10Bは半導体基板11中においても,良好な素子分離特性を示す。
【0038】
素子分離領域18の上には各HFET10A,10Bを含む全面にわたって,例えば膜厚が300nmの窒化シリコン(Si_(3)N_(4))からなる層間絶縁膜20が形成されている。層間絶縁膜20における第1のソース電極16A側の領域には,層間絶縁膜20及び素子分離領域18を貫通して半導体基板11と接続される第1のコンタクト21Aが形成されている。また,層間絶縁膜20における第2のソース電極16B側の領域には,層間絶縁膜20及び素子分離領域18を貫通して半導体基板11と接続される第2のコンタクト21Bが形成されている。
【0039】
層間絶縁膜20の上には,第1のコンタクト21Aと第1のソース電極16Aとを接続する配線22,第1のドレイン電極17Aと第2のゲート電極15Bとを接続する配線22及び第2のコンタクト21Bと第2のソース電極16Bとを接続する配線22等がそれぞれ形成されている。
【0040】
図3に本発明の第1の実施形態に係る半導体装置と従来の半導体装置における素子間のリーク電流の比較を示す。本発明に係る半導体装置は,300V以上の高電圧を印加した時点において,リーク電流が従来の半導体装置と比べて2桁以上も小さく,高耐圧化が実現されていることが分かる。」

4 引用文献5について
原査定の拒絶の理由に引用された引用文献5(特開2013-235873号公報)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,半導体装置およびその製造技術に関し,例えば,窒化物半導体を使用したトランジスタを含む半導体装置およびその製造技術に適用して有効な技術に関する。」
「【0019】
次に,離間したソース電極SEとドレイン電極DEに挟まれる電子供給層ES上には,例えば,p型窒化ガリウム(p-GaN)からなるp型キャップ層CAPが形成され,このp型キャップ層CAP上にゲート電極GEが形成されている。」
「【0021】
ここで,図1に示す高電子移動度トランジスタでは,p型キャップ層CAPがゲート電極GEの下に形成されているため,閾値電圧を正,つまりノーマリオフ型デバイスにすることができる。ここで,このp型キャップ層CAPが無く電子供給層ESの上に直接接してゲート電極GEが形成された場合,閾値電圧が負,つまりノーマリオン型デバイスになってしまう。電力制御用トランジスタでは,ノーマリオフ型デバイスであることが要求されているため,p型キャップ層CAPがゲート電極GEの下に形成された図1の構造が提案されている。」

5 引用文献6について
原査定の拒絶の理由に引用された引用文献6(特開2013-157407号公報)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,化合物半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年,窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した,高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば,高電子移動度トランジスタ(HEMT:high electron mobility transistor)等の電界効果トランジスタの開発が行われている。その中でも,特にGaN層を電子走行層(チャネル層),AlGaN層を電子供給層として含むGaN系HEMTが注目されている。このようなGaN系HEMTでは,AlGaNとGaNとの格子定数の差に起因する歪みがAlGaN層に生じ,この歪みに伴ってピエゾ分極が生じ,高濃度の二次元電子ガスがAlGaN層下のGaN層の上面近傍に発生する。このため,高い出力が得られるのである。」
「【0017】
更に,本実施形態では,ゲート電極108gにMIS形成部118が含まれているため,高い閾値電圧を得ることができる。この効果について,第1の参考例を参照しながら説明する。図2(a)は,第1の参考例のGaN系HEMTを示す断面図であり,図2(b)は,第1の参考例のゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。この第1の参考例は,本願発明者らが作製したものであり,電子供給層104として,Al組成が20%,厚さが20nmのAlGaN層を用い,2DEG抑制層105として,Mgが4×10^(19)cm^(-3)のドーズ量でドーピングされ,厚さが約80nmのp型GaN層を用いた。そして,この第1の参考例のVg-Id特性を,ドレイン電圧を1Vとして測定したところ,図2(b)に示す結果が得られた。つまり,ドレイン電流(Id)が1×10^(-6)Aであるゲート電圧(Vg)を閾値電圧と定義すると,第1の参考例の閾値電圧は+0.5Vであった。駆動電流は2.7×10^(-2)Aであった。
【0018】
図3は,第1の実施形態のゲート電圧(Vg)とドレイン電流(Id)との関係を示すグラフである。本願発明者らが第1の実施形態に倣ってGaN系HEMTを作製し,そのVg-Id特性を,ドレイン電圧を1Vとして測定したところ,図3に示す結果が得られた。このGaN系HEMTでは,第1の参考例と同様に,電子供給層104として,Al組成が20%,厚さが20nmのAlGaN層を用い,2DEG抑制層105として,Mgが4×10^(19)cm^(-3)のドーズ量でドーピングされ,厚さが約80nmのp型GaN層を用いた。ドレイン電流(Id)が1×10^(-6)Aであるゲート電圧(Vg)を閾値電圧と定義すると,閾値電圧は+1.5Vであった。つまり,第1の参考例よりも大幅に高い閾値電圧を得ることができた。」

6 引用文献7について
(1)引用文献7の記載
当審拒絶理由通知の拒絶の理由に引用された引用文献7(特開2008-258419号公報)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,窒化物半導体素子に関し,特に,横形の電力用窒化物半導体素子に関する。
【背景技術】
【0002】
窒化ガリウム(GaN)はシリコン(Si)に比べてバンドギャップが大きいため,GaNを用いた半導体素子はSiを用いた半導体素子よりも臨界電界が高く,小型で高耐圧な素子を実現しやすい。このため,GaNを用いて電力制御用の半導体素子を作製すれば,オン抵抗が低く,損失が小さい素子を実現できる。特に,AlGaN/GaNヘテロ構造を用いた電界効果トランジスタ(HFET:Heterostructure Field-Effect Transistor)は,単純な素子構造で良好な特性を期待できる。このようなHFETにおいては,GaN層上にAlGaN層が形成され,その上にソース電極,ゲート電極及びドレイン電極が形成されている。そして,GaN層内におけるAlGaN層との界面付近に発生した二次元電子ガス(2DEG)をキャリアとして,ドレイン電極とソース電極との間に電流を流すことができる(例えば,特許文献1及び2参照。)。
【0003】
しかしながら,従来のHFETには以下に示すような問題点がある。すなわち,通常,大口径のGaN基板を作製することは困難であるため,炭化シリコン(SiC)からなるSiC基板上にGaN層及びAlGaN層を結晶成長させることにより,AlGaN/GaNヘテロ構造を実現し,HFETを作製している。この場合,SiC基板の格子定数とAlGaN層及びGaN層の格子定数とは比較的近いものの,完全には一致していないため,SiC基板上にAlGaN/GaNのエピタキシャル層を成長させることは可能であるが,SiC基板とGaN層との界面には多くの欠陥が生じてしまう。これにより,SiC基板とAlGaN/GaNへテロ構造との間のバンド不連続が消滅し,AlGaN層上に形成された電極とSiC基板との間に電圧が印加されると,縦方向にリーク電流が流れてしまう。」
「【0010】
(第1の実施形態)
図1は本発明の第1の実施形態に係るGaN-HFETの構成を模式的に示す断面図である。
本実施形態に係る窒化物半導体素子は,AlGaN/GaNへテロ構造を利用した横型のHFET(以下,「GaN-HFET」という)であり,例えば,高電圧電流の出力制御に用いられるものである。
【0011】
図1に示すように,本実施形態に係るGaN-HFETにおいては,導電性を有し,導電型がn型である炭化シリコン(SiC)からなるn^(+)型SiC基板1が設けられている。n^(+)型SiC基板1の厚さは,例えば,100μm程度である。また,n^(+)型SiC基板1上には,Al_(x)Ga_(1-x)N(0<x≦1),例えば,AlNからなるAlNバッファー層2が設けられている。AlNバッファー層2上には,p型のAl_(y)Ga_(1-y)N(0≦y<1),例えば,p型のGaNからなるp型GaN層3が設けられている。p型GaN層3のシート濃度は,高電圧が印加されてもポテンシャルバリアが消失しないように,完全に空乏化されない程度のシート濃度となっており,例えば,p型GaN層3における活性化している不純物濃度とp型GaN層3の厚さとの積は,1×10^(13)cm^(-2)程度である。
【0012】
更に,p型GaN層3上には,アンドープのAl_(z)Ga_(1-z)N(0≦z<1),例えば,アンドープのGaNからなるアンドープGaN層4が設けられている。アンドープGaN層4上には,アンドープ又はn型のAl_(u)Ga_(1-u)N(0<u≦1,z<u),例えば,アンドープのAlGaNからなるAlGaN層5が設けられている。AlNバッファー層2,p型GaN層3,アンドープGaN層4及びAlGaN層5の合計の厚さは,例えば数μm程度である。
【0013】
更にまた,AlGaN層5上には,ソース電極6及びドレイン電極7が相互に離隔して設けられており,ソース電極6とドレイン電極7との間には,ゲート電極8が設けられている。そして,ソース電極6の直下には,AlGaN層5の上面から,AlGaN層5,アンドープGaN層4,p型GaN層3及びAlNバッファー層2を貫通し,n^(+)型SiC基板1まで到達するようなトレンチ溝が形成されており,ソース電極6はこのトレンチ溝を埋め込むように下方に延出している。これにより,n^(+)型SiC基板1,AlNバッファー層2,p型GaN層3,アンドープGaN層4及びAlGaN層5は,ソース電極6に接続されている。また,アンドープGaN層4におけるAlGaN層5との界面近傍(以下,「AlGaN/GaNへテロ界面」ともいう)には,二次元電子ガス(2DEG)が発生するが,ドレイン電極7は,この2DEGにオーミック接続されている。更に,ゲート電極8は,AlGaN層5との間でショットキー接合を形成している。
【0014】
次に,本実施形態の作用効果について説明する。
本実施形態に係るGaN-HFETにおいては,ソース電極6とドレイン電極7との間に電圧を印加することにより,AlGaN/GaNへテロ界面に発生した2DEGをキャリアとして,ソース電極6とドレイン電極7との間に電流を流すことができる。また,ゲート電極8に負電位を印加することにより,AlGaN/GaNへテロ界面におけるゲート電極8の直下域に空乏層を形成し,電流を遮断することができる。
【0015】
そして,本実施形態に係るGaN-HFETにおいては,n型不純物が高濃度に導入されており導電性が高いn^(+)型SiC基板1が設けられており,このn^(+)型SiC基板1はソース電極6に接続されている。これにより,n^(+)型SiC基板1にはソース電極6を介して一定の電位,例えば,接地電位が印加される。この結果,n^(+)型SiC基板1がフィールドプレート電極として機能し,ゲート電極8の端部における電界の集中を防止する。これにより,集中した電界により電子が加速されて結晶欠陥などにトラップされ,電流コラプスを発生させて,オン抵抗を増加させることを防止できる。これにより,低オン抵抗を維持できる。
【0016】
また,本実施形態に係るGaN-HFETにおいては,AlNバッファー層2とアンドープGaN層4との間にp型GaN層3が設けられているため,n^(+)型SiC基板1とp型GaN層3との間にポテンシャルバリアが形成される。これにより,基板として導電性が高いn^(+)型SiC基板1を使用しても,n^(+)型SiC基板1とドレイン電極7との間のリーク電流を抑制することができる。
【0017】
更に,仮に,加速された電子がp型GaN層3を突き抜けてn^(+)型SiC基板1内に進入しても,n^(+)型SiC基板1内には元々高濃度の電子が存在しているため,進入した電子による電荷量の増加は無視することができる。また,電子はn^(+)型SiC基板1の多数キャリアであるため,ソース電極6を介して速やかに排出され,蓄積されることがない。これにより,蓄積キャリアに起因してオン抵抗が増加することがなく,低いオン抵抗を維持することができる。
【0018】
更にまた,本実施形態においては,p型GaN層3がソース電極6に接続されているため,p型GaN層3の電位が変動することがない。これにより,n^(+)型SiC基板1,p型GaN層3及びアンドープGaN層4からなる寄生バイポーラトランジスタが動作することがなく,この寄生バイポーラトランジスタによる通電によって素子(GaN-HFET)が破壊されることがない。また,p型GaN層3に一定の電位が印加されることにより,p型GaN層3によるフィールドプレート(FP)効果も得られる。これにより,電流コラプスによるオン抵抗の増加をより効果的に抑制できる。
このように,本実施形態によれば,リーク電流が小さく,オン抵抗が低い窒化物半導体素子を実現することができる。
【0019】
これに対して,従来のGaN-HFETにおいては,p型GaN層3が設けられていないため,n^(+)型SiC基板1とドレイン電極7との間にポテンシャルバリアが形成されない。このため,導電性が高いn^(+)型SiC基板1を設け,このn^(+)型SiC基板1とドレイン電極7との間に高電圧を印加すると,n^(+)型SiC基板1からドレイン電極7に向けて電子が流れ,大きなリーク電流が生じてしまう。
【0020】
また,仮にp型GaN層3が設けられていても,ソース電極6に接続されていないと,p型GaN層3がフローティング状態となり,空乏化や電子の蓄積などによって電位が変動する。これにより,上述のn^(+)型SiC基板1,p型GaN層3及びアンドープGaN層4からなる寄生バイポーラトランジスタが動作し,電流が集中的に流れ,素子が破壊されてしまう。
【0021】
更に,上述の電流集中を防止しようとして,基板として低濃度基板又はp型基板を使用すると,この基板中又はこの基板とAlNバッファー層2との界面に電子が蓄積されてしまい,この蓄積された電子により,2DEGが空乏化されてしまう。この結果,結晶欠陥などに電子がトラップされた場合と同様に,オン抵抗が増加してしまう。
【0022】
なお,本実施形態に係るGaN-HFETにおいては,ソース電極6とドレイン電極7との間に,p型GaN層3,アンドープGaN層4及びAlGaN層5からなるダイオードが形成されている。そして,アンドープGaN層4の厚さをゲート電極8とドレイン電極7との間の距離よりも小さくすれば,このダイオードの耐圧が素子の耐圧となる。これにより,素子に高電圧が印加されたときに,このダイオードの部分でアバランシェ降伏が起こり,発生したホールがp型GaN層3に流れ込む。このとき,p型GaN層3の不純物濃度を高くしておけば,流れこんだホールがソース電極6を介して速やかに排出され,それ以上のキャリアの発生を抑えることができる。これにより,GaN-HFETのアバランシェ耐量を高めることができる。従って,安定した耐圧と高アバランシェ耐量を得るためには,アンドープGaN層4の厚さをゲート電極8とドレイン電極7との間の距離よりも小さくし,p型GaN層3の不純物濃度を高くすることが望ましい。
【0023】
また,本実施形態においては,p型GaN層3がソース電極6に接続されているため,基板として絶縁性基板を使用しても,p型GaN層3によって裏面側からのFP効果はある程度得られる。しかしながら,基板として絶縁性基板を使用すると,上述の如く,基板内又は基板とAlNバッファー層2との界面に蓄積された電子によってオン抵抗が増大してしまう。また,通常,絶縁性SiC基板はn^(+)型SiC基板と比較して作製コストが高い。これに対して,n^(+)型SiC基板は,欠陥が少なく大口径の基板を低コストで作製することができる。このため,本実施形態に係るGaN-HFETの基板には,n^(+)型SiC基板を使用することが好ましい。」
(2)引用発明
前記(1)より,図1に示される(第1の実施形態)に係るGaN-HFETについての記載を参酌してまとめると,引用文献7には,GaN-HFETとして,以下の発明(以下,「引用発明」という。)が記載されていると認められる。
「 n^(+)型SiC基板1上には,AlNバッファー層2が設けられており,
AlNバッファー層2上には,p型GaN層3が設けられており,
p型GaN層3のシート濃度は,高電圧が印加されてもポテンシャルバリアが消失しないように,完全に空乏化されない程度のシート濃度となっており,p型GaN層3における活性化している不純物濃度とp型GaN層3の厚さとの積は,1×10^(13)cm^(-2)程度であり,
p型GaN層3上には,アンドープGaN層4が設けられており,
アンドープGaN層4上には,AlGaN層5が設けられており,
AlGaN層5上には,ソース電極6及びドレイン電極7が相互に離隔して設けられており,ソース電極6とドレイン電極7との間には,ゲート電極8が設けられており,
ソース電極6の直下には,AlGaN層5の上面から,AlGaN層5,アンドープGaN層4,p型GaN層3及びAlNバッファー層2を貫通し,n^(+)型SiC基板1まで到達するようなトレンチ溝が形成されており,ソース電極6はこのトレンチ溝を埋め込むように下方に延出しており,これにより,n^(+)型SiC基板1,AlNバッファー層2,p型GaN層3,アンドープGaN層4及びAlGaN層5は,ソース電極6に接続されており,
アンドープGaN層4におけるAlGaN層5との界面近傍(以下,「AlGaN/GaNへテロ界面」ともいう)には,二次元電子ガス(2DEG)が発生するが,ドレイン電極7は,この2DEGにオーミック接続されており,
ゲート電極8は,AlGaN層5との間でショットキー接合を形成している
GaN-HFET。」

7 引用文献8について
当審拒絶理由通知の拒絶の理由に引用された引用文献8(特開2008-288474号公報)には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明は,ヘテロ接合電界効果トランジスタのピンチオフ特性の向上技術に関し,特にAlGaN/GaN/AlGaNダブルへテロ接合電界効果トランジスタに関する。」
「【0004】
AlGaN/GaNヘテロ接合FETのさらなる高性能化のため,ダブルへテロ型のAlGaN/GaNヘテロ接合FETが,特許文献1に提案されている。図1に,特許文献1において提案されたFETの断面構造を示す。図1を参照して,特許文献1に開示のダブルヘテロ接合FET20(以下,「FET20」と呼ぶ。)は,サファイアの絶縁性基板30と,基板30上に形成されたGaNからなるバッファ層32と,バッファ層32上に形成された,AlGaNからなり,バッファ層32からの距離に応じて組成が変化するように形成された組成傾斜層34と,組成傾斜層34上に形成されたAlGaNからなる第1バリア層36と,第1バリア層36上に形成されたGaNからなるチャネル層38と,チャネル層38上に形成されたAlGaNからなる第2バリア層40と,第2バリア層40上に形成されたGaNからなるキャップ層42とを含む。さらに,FET20は,キャップ層42上に形成されたTi/Alからなるソース電極44及びドレイン電極46,並びにNi/Auからなるゲート電極48を含む。
【0005】
特許文献1において提案されたFET20において,第1及び第2のAlGaNバリア層36及び40が,GaNチャネル層38の上下に配置されている。AlGaN/GaNヘテロ接合が2つ存在することが,1つの場合に比べ,チャネル層38に蓄積される二次元電子ガスの効果を増やしている。」
「【0039】
[第1の実施の形態]
本発明の第1の実施の形態に係るAlGaN/GaNダブルヘテロ接合FETにおいて,バッファ層は不純物としてFeを含む。このFeの存在は,バッファ層への電子の蓄積を抑制する。その結果,リーク電流の発生を抑制し,良好なピンチオフ特性を実現する。
【0040】
?構成?
図3に,本発明の第1の実施の形態に係るAlGaN/GaNダブルヘテロ接合FET80(以下単に「FET80」と呼ぶ。)の断面構造図を示す。図3を参照して,FET80は,SiCからなる絶縁性の基板90と,基板90の主表面上に形成された,不純物としてFeが導入された,GaNからなるバッファ層92とを含む。バッファ層92は,AlGaN/GaNダブルヘテロ接合層をその上に形成するために形成される。
【0041】
本実施の形態では,バッファ層92は,不純物としてFeを1×10^(18)cm^(-3)?5×10^(19)cm^(-3)含む。Feは,バッファ層92内に生じるリーク電流を低減するためのものである。その効果は,図4を参照して後述する。
【0042】
FET80は,さらに,バッファ層92上に形成された,AlGaNからなる第1バリア層94と,第1バリア層94上に形成された,GaNからなるチャネル層96と,チャネル層96上に形成された,AlGaNからなる第2バリア層98と,第2バリア層98上に形成され,GaNからなるキャップ層100と,キャップ層100の上に形成され,金属からなるソース電極102,ドレイン電極104,及びゲート電極106とを含む。
【0043】
第1バリア層94は,電子が基板側へリークしないようにするバリアとして機能する。第1バリア層94は,さらに,チャネル層96と接合することでチャネル層96へ電子供与を行なう。
【0044】
チャネル層96は,第1バリア層94等から供与された電子を蓄積する機能と,ソース電極102及びドレイン電極104の間に電圧を印加することにより,電子を高速に流す機能とを持つ。
【0045】
第2バリア層98は,チャネル層96と接合することでチャネル層96に電子供与を行なう。
【0046】
キャップ層100は,チャネル層96とソース電極102,ドレイン電極104,及びゲート電極106とがコンタクトを取りやすくなるように機能する。キャップ層100は,さらに,第2バリア層98の表面酸化を防ぐ。ソース電極102,ドレイン電極104,及びゲート電極106は,外部との電源及び電圧源と接続し出入力を行なうため設けられる。
【0047】
このうち,ソース電極102は図示しないアース又は外部の構造物へ接続され,ドレイン電極104は図示しない外部の電圧源と接続される。ドレイン電極104に正電圧を印加することで,ソース電極102からドレイン電極104への電子の流れを発生させ,ソース電極102は電子の供与源として,ドレイン電極104はFET80から電子を取り出す部分として機能する。ゲート電極106は図示しない電圧源と接続され,本FETに電圧を印加することで,その動作を制御する。ソース電極102及びドレイン電極104は,GaNキャップ層100との界面においてオーミック接触をとるような材料からなる。ゲート電極106は,GaNキャップ層100との界面においてショットキー接触をとるような材料からなる。
【0048】
?動作?
図3及び図4を参照して,本実施の形態に係るFET80は以下のように動作する。図3を参照して,図示しない外部電源により,ソース電極102-ドレイン電極104間に電圧を印加する。ドレイン電極104の方がソース電極102より高電位とする。この状態でソース電極102-ドレイン電極104間にチャネル層96を介して電流が流れる。ここでゲート電極106より電圧を印加する。ゲート電極106への印加電圧を調整することにより,ゲート電極106直下のチャネル層96のEcの様子を変化させる。これにより,FET80内の動作を制御し,ソース電極102-ドレイン電極104間の電流のON-OFFを行なう。
【0049】
図4に,図3に示すFET80の断面構造のうち,B-B断面におけるEcの変化曲線110とEfの線112とを示す。図2に示す,特許文献1によるFET20のエネルギーバンド図と比較して,本実施の形態に係るFET80におけるEcの特徴を説明する。
【0050】
図4を参照して,第1バリア層94からゲート電極106までのEcの変化の曲線110の様子は,図2に示す,第1バリア層36からゲート電極48までのEcの曲線60と同様である。しかし,第1バリア層94/バッファ層92界面において,バッファ層92のEcは図2に示すバッファ層32のEcよりも高いレベルにある。これはバッファ層92がFeを含むことにより,バッファ層92のエネルギーバンド状態が変化し,Ecが上昇するためである。さらにバッファ層92のEcは,Efよりも高いレベルにある。このため,従来のFET20と異なり,本実施の形態に係るFET80では,この部位には二次元電子ガスが発生しない。
【0051】
本実施の形態に係るAlGaN/GaNダブルヘテロ接合FET80において,前述したバッファ層92に含まれるFeの効果により,リーク電流を低減し,良好なピンチオフ特性を得ることができる。
【実施例1】
【0052】
以下,第1の実施の形態に基づく実施例1について説明する。
【0053】
?FET80の製造方法?
図3を参照して,FET80を以下の方法により製造した。SiC基板90上に,濃度1×10^(18)cm^(-3)のFeを含む,厚さ2μmのGaNからなるバッファ層92を,バッファ層92上に,厚さ500nmのアンドープAl_(0.05)Ga_(0.95)Nからなる第1バリア層94を,第1バリア層94上に,厚さ10nmのアンドープGaNからなるチャネル層96を,チャネル層96上に,厚さ30nmのアンドープAl_(0.3)Ga_(0.7)Nからなる第2バリア層98を,第2バリア層98上に,厚さ1nmのアンドープGaNからなるキャップ層100を,それぞれ,有機金属化学気相合成(Metal Organic Chemical Vapor Deposition:MOCVD法)により形成した。次に,キャップ層100上に,シャドウマスクを用いて,ソース電極102,ドレイン電極104及びゲート電極106をスパッタ法によりそれぞれ形成した。ソース電極102及びドレイン電極104はTi/Al/Ni/Au,ゲート電極106はWN/Auの積層構造とした。」

第4 対比及び判断
1 本願発明1と引用発明について
(1)本願発明1と引用発明との対比
ア 引用発明の「n^(+)型SiC基板1」は,本願発明1の「基板」に相当する。
イ 引用発明の「p型GaN層3」は,本願発明1の「基板の上方に形成された第1窒化物半導体層」に相当する。
ウ 引用発明の「アンドープGaN層4」は,本願発明1の「第3窒化物半導体層」に相当する。
エ 引用発明の「AlGaN層5」は,本願発明1の「前記第3窒化物半導体層上に形成された第4窒化物半導体層」に相当する。
オ 引用発明の「ゲート電極8」は,本願発明1の「ゲート電極」に相当する。
カ 引用発明の「ソース電極6」のAlGaN層5上の部分,「ドレイン電極7」は,AlGaN層5上に相互に離隔して設けられており,ソース電極6とドレイン電極7との間には,ゲート電極8が設けられているから,本願発明1の「前記ゲート電極の両側の前記第4窒化物半導体層の上方にそれぞれ形成された第1電極」,「第2電極」にそれぞれ相当する。
キ 引用発明の「ソース電極6」の「トレンチ溝を埋め込むように下方に延出して」いる部分は,p型GaN層3に接続されており,本願発明1の「前記第1電極と第1窒化物半導体層との間を接続する接続部」に相当する。
ク 引用発明の「p型GaN層3」は,「p型の不純物を含有し」ているといえる。
ケ 引用発明の「GaN-HFET」は,「半導体装置」といえる。
コ すると,本願発明1と引用発明とは,下記サの点で一致し,下記シの点で相違する。
サ 一致点
「基板の上方に形成された第1窒化物半導体層と,
第3窒化物半導体層と,
前記第3窒化物半導体層上に形成された第4窒化物半導体層と,
ゲート電極と,
前記ゲート電極の両側の前記第4窒化物半導体層の上方にそれぞれ形成された第1電極および第2電極と,
前記第1電極と第1窒化物半導体層との間を接続する接続部と,
を有し,
前記第1窒化物半導体層は,p型の不純物を含有する半導体装置。」
シ 相違点
(ア)相違点1
本願発明1は,「前記第1窒化物半導体層上に形成された第2窒化物半導体層」を有し,「第3窒化物半導体層」は,「前記第2窒化物半導体層上に形成」されているのに対し,引用発明は,AlGaN/GaNへテロ界面を有するアンドープGaN層4及びAlGaN層5の積層構造である点。
(イ)相違点2
本願発明1は,「前記第3窒化物半導体層の電子親和力は,前記第2窒化物半導体層の電子親和力より大きく,前記第4窒化物半導体層の電子親和力は,前記第2窒化物半導体層の電子親和力より小さ」い構造であるのに対し,引用発明は,AlGaN/GaNへテロ界面を有するアンドープGaN層4及びAlGaN層5の積層構造である点。
(ウ)相違点3
本願発明1は,「前記第4窒化物半導体層を貫通し,前記第3窒化物半導体層の途中まで到達する溝と,前記溝内にゲート絶縁膜を介して配置されたゲート電極」を有するのに対し,引用発明は,AlGaN層5上にゲート電極8を有する点。
(エ)相違点4
本願発明1は,前記第1窒化物半導体層は,p型の不純物を含有し,「活性化した前記p型の不純物濃度は,5×10^(16)cm^(-3)以上で,かつ,1×10^(17)cm^(-3)未満」であるのに対し,引用発明は,p型GaN層3の不純物濃度は明記されていない点。

(2)相違点についての判断
相違点4について検討する。
ア 引用文献7には,「p型GaN層3のシート濃度は,高電圧が印加されてもポテンシャルバリアが消失しないように,完全に空乏化されない程度のシート濃度となっており,例えば,p型GaN層3における活性化している不純物濃度とp型GaN層3の厚さとの積は,1×10^(13)cm^(-2)程度である。」(第3の6(1)【0011】)の記載や,「なお,本実施形態に係るGaN-HFETにおいては,ソース電極6とドレイン電極7との間に,p型GaN層3,アンドープGaN層4及びAlGaN層5からなるダイオードが形成されている。そして,アンドープGaN層4の厚さをゲート電極8とドレイン電極7との間の距離よりも小さくすれば,このダイオードの耐圧が素子の耐圧となる。」(第3の6(1)【0022】)の記載はあるものの,「n^(+)型SiC基板1」と「p型GaN層3」との間の電荷が変化することによるポテンシャルの変化の影響が「アンドープGaN層4」にまでおよぶことは考慮していないから,引用発明の「p型GaN層3」の不純物濃度を「5×10^(16)cm^(-3)以上で,かつ,1×10^(17)cm^(-3)未満」とすることは,当業者にとって容易であったとは言えない。
また,引用文献1-3,5,6及び8には,相違点4に係る構成は記載されておらず,また,周知の構成であるとも言えないから,引用発明に引用文献1-3,5,6及び8に記載される事項を適用して,相違点4に係る構成とすることが,当業者にとって容易であったとはいえない。
イ そして,本願発明1は,相違点4に係る構成を備えることによって,「電荷の有無によって,チャネル層CHの伝導帯のエネルギーが変化していない。このように,電位固定層より表面側の半導体層(CH,UC)のバンドエネルギーの変化を抑制することができる。その結果,閾値電位やオン抵抗などの半導体素子の特性変動を抑制することができる。」(本願明細書【0119】)という格別の効果を奏すると認められる。

2 本願発明2について
本願発明2は,本願発明1の発明特定事項をすべて含むものであるから,本願発明1と同じ理由により,当業者であっても,引用文献1-3,5-8に記載された発明に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
特許法第29条第2項について
上記第4で判断したように,引用文献1-3,5,6には,相違点4に係る構成は記載されていないから,請求項1に記載された発明は,引用文献1-3,5,6に記載された発明に基づいて,当業者が容易に発明できたものではない。
また,請求項2に記載された発明は,請求項1に記載された発明の発明特定事項をすべて含むものであるから,請求項2に記載された発明も,請求項1に記載された発明と同じ理由により,引用文献1-3,5,6に記載された発明に基づいて,当業者が容易に発明できたものではない。
したがって,原査定の理由を維持することはできない。

第6 当審拒絶理由について
特許法第29条第2項について
当審では,平成30年3月12日付け手続補正により補正された請求項1に記載された発明について,上記引用文献1,7,8に記載された発明に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,平成31年3月8日付け手続補正により補正された請求項1,2に記載された発明は,上記のとおり,引用文献1,7,8に記載された発明に基づいて,当業者が容易に発明できたものではない。

第7 むすび
以上のとおり,本願発明1,2は,当業者が引用文献1-3,5-8に記載された発明に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-04-16 
出願番号 特願2013-259064(P2013-259064)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 恩田 和彦  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
河合 俊英
発明の名称 半導体装置  
代理人 筒井 大和  
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