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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1351298
審判番号 不服2018-11393  
総通号数 234 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-06-28 
種別 拒絶査定不服の審決 
審判請求日 2018-08-22 
確定日 2019-05-09 
事件の表示 特願2017- 91476「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成29年 8月31日出願公開,特開2017-152732〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成24年4月27日(以下「公開基準日」という。)に出願した特願2012-104234号の一部を,平成29年5月1日に新たな特許出願としたものであって,その手続の経緯は,概略,以下のとおりである。
平成29年12月27日:拒絶理由通知(起案日)
平成30年 3月12日:意見書
平成30年 3月12日:手続補正書
平成30年 5月14日:拒絶査定(起案日)(以下「原査定」という。)
平成30年 8月22日:審判請求
平成30年 8月22日:手続補正書(以下,この手続補正書による手続補正を「本件補正」という。)

第2 平成30年8月22日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
平成30年8月22日にされた手続補正を却下する。
[理由]
1 本件補正について
(1)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された(下線部は,補正箇所である。)。
「【請求項1】
第1導電型ワイドバンドギャップ半導体基板と,
前記第1導電型ワイドバンドギャップ半導体基板の表面に堆積された,前記第1導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第1導電型ワイドバンドギャップ半導体堆積層と,
前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第1の第2導電型半導体領域と,
少なくとも,前記第1導電型ワイドバンドギャップ半導体堆積層上において金属-半導体接合を形成する1層構造の第1金属膜と,前記第1の第2導電型半導体領域とで構成された素子構造と,
前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ,前記素子構造の周辺部を囲む第2の第2導電型半導体領域と,
前記第2の第2導電型半導体領域の周辺部に接しかつ囲む接合終端構造を構成する,前記第2の第2導電型半導体領域よりも不純物濃度の低い第3の第2導電型半導体領域と,
前記第3の第2導電型半導体領域を覆う層間絶縁膜と,
前記第1金属膜上に設けられた1層構造の第2金属膜と,
前記第3の第2導電型半導体領域の周辺部に接しかつ囲み,前記第3の第2導電型半導体領域と接合終端構造を構成する,前記第3の第2導電型半導体領域よりも不純物濃度の低い第4の第2導電型半導体領域と,
を備え,
前記第1金属膜は,チタンからなり,前記層間絶縁膜上に,前記層間絶縁膜を介して前記第3の第2導電型半導体領域の一部を覆う位置まで延出されており,
前記第2金属膜は,アルミニウムを主成分とする材料からなり,前記第1金属膜を介して前記層間絶縁膜を覆う位置まで延出し,端部が前記第1金属膜上で前記第1金属膜の端部よりも内側に位置しており,
前記第2金属膜の厚さは,前記第1金属膜の厚さよりも厚く,
前記第4の第2導電型半導体領域の不純物濃度は,前記第3の第2導電型半導体領域の不純物濃度の0.4?0.7倍であることを特徴とする半導体装置。」

(2)本件補正前の特許請求の範囲
本件補正前の,平成30年3月12日の手続補正による特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
第1導電型ワイドバンドギャップ半導体基板と,
前記第1導電型ワイドバンドギャップ半導体基板の表面に堆積された,前記第1導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第1導電型ワイドバンドギャップ半導体堆積層と,
前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第1の第2導電型半導体領域と,
少なくとも,前記第1導電型ワイドバンドギャップ半導体堆積層上において金属-半導体接合を形成する1層構造の第1金属膜と,前記第1の第2導電型半導体領域とで構成された素子構造と,
前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ,前記素子構造の周辺部を囲む第2の第2導電型半導体領域と,
前記第2の第2導電型半導体領域の周辺部を囲み接合終端構造を構成する,前記第2の第2導電型半導体領域よりも不純物濃度の低い第3の第2導電型半導体領域と,
前記第3の第2導電型半導体領域を覆う層間絶縁膜と,
前記第1金属膜上に設けられた1層構造の第2金属膜と,
前記第3の第2導電型半導体領域の周辺部を囲み,前記第3の第2導電型半導体領域と接合終端構造を構成する,前記第3の第2導電型半導体領域よりも不純物濃度の低い第4の第2導電型半導体領域と,
を備え,
前記第1金属膜は,チタンからなり,前記層間絶縁膜上に,前記層間絶縁膜を介して前記第3の第2導電型半導体領域の一部を覆う位置まで延出されており,
前記第2金属膜は,アルミニウムを主成分とする材料からなり,前記第1金属膜を介して前記層間絶縁膜を覆う位置まで延出し,端部が前記第1金属膜上で前記第1金属膜の端部よりも内側に位置しており,
前記第4の第2導電型半導体領域の不純物濃度は,前記第3の第2導電型半導体領域の不純物濃度の0.4?0.7倍であることを特徴とする半導体装置。」

2 補正の適否
本件補正は,本件補正前の請求項1(上記1(2))に記載された発明を特定するために必要な事項である「第3の第2導電型半導体領域」と「第4の第2導電型半導体領域」について,上記のとおり限定を付加するものであって,補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項1に記載される発明(以下「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について,以下,検討する。

(1)本件補正発明
本件補正発明は,上記1(1)に記載したとおりのものである。

(2)引用文献の記載,引用発明及び技術的事項
ア 引用文献1の記載
原査定の拒絶の理由で引用された本願の公開基準日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,米国特許第7851881号明細書(2010年12月14日特許公開。以下「引用文献1」という。)には,以下の事項が記載されている(下線は当審で付した。以下同じ。)。

(ア) 「1. Technical Field
This invention relates generally to semiconductor devices and semiconductor device fabrication, and more particularly to MPS (merged PN/Schottky) devices and fabrication.」(第1欄第15行目-第18行目)
(当審仮訳:
「1.産業上の利用分野
本発明は,一般に半導体デバイス及び半導体デバイス製造に関し,より具体的にはMPS(マージド PN/ショットキー)デバイス及びその製造方法に関するものである。」)

(イ) 「DETAILED DESCRIPTION
FIG. 1 is a cross-sectional diagram showing an embodiment of the embedded junction barrier grid according to an embodiment of the invention. FIG. 2 is a cross-sectional diagram showing a conventional prior art JB (Junction Barrier) Schottky structure.」(第3欄第12行目-第18行目)
(当審仮訳:
「詳細な説明
図1は,本発明の一実施形態に係る組込み接合障壁格子の一実施形態を示す断面図である。図2は,従来の先行技術のJB(Junction Barrier,接合障壁)ショットキー構造を示す断面図である。」)

(ウ) 「Referring to FIG. 1 , a new SiC SBD (Schottky barrier diode) structure 10 with an "embedded" junction barrier grid is disclosed. As shown in FIG. 1 , the embedded junction bather grid is drawn schematically and the layers are identified to illustrate an n-type SiC material with a p-type junction bather grid. The concept applies equally well to a p-type SiC material employing an n-type junction barrier grid. The grid spacing is shown for ease of illustration and should be sufficiently wide to avoid obstructing current flow or causing forward voltage to rise. For a 1200V SiC Schottky diode, the p-well width can be 1 to 3 μm wide with a spacing of 4 to 8 p.m.」(第3欄第19行目-第30行目)
(当審仮訳:
「図1を参照すると,”組み込み”接合障壁格子と新しいSiC SBD(Schottky barrier diode,ショットキーバリアダイオード)構造10が開示されている。図1に示すように,組み込み接合障壁格子は模式的なものであり,その各層はp型接合障壁格子を備えたn型SiC材料を説明するために特定される。この概念は,n型接合障壁格子を用いたp型SiC材料にも同様に当てはまる。その格子の間隔は図示を容易にするために示されており,電流の流れを妨害するまたは上昇し,順方向電圧を避けるために十分に広くなければならない。1200V SiCショットキーダイオードの場合,pウェルの幅は,4?8p.m.の間隔で,1?3μm幅とすることができる。」)

(エ) 「A conventional prior art JB Schottky structure (……) is shown in FIG. 2 . Compared to the conventional SiC JB Schottky diode of FIG. 2 , the new structure comprises a p-n junction grid which does not reach the surface for essentially all of the grid area. This feature of the new structure efficiently increases the active Schottky area which lowers the forward voltage drop and at the same time maintains the excellent reverse blocking voltage and low leakage current of prior art structures with improved current capability.」(第3欄第31行目-第41行目)
(当審仮訳:
「従来技術のJBショットキー構造(……)が図2に示されている。図2の従来のSiC JBショットキーダイオードと比較して,新規な構造は,本質的に全ての格子領域の表面に到達しない,pn接合格子を含む。この新しい構造の特徴は,順方向電圧降下を下げ,アクティブなショットキー面積を効果的に増加させると同時に,改善された電流能力を備えた従来技術の構造の良好な逆方向ブロッキング電圧と低い漏れ電流を維持する。」)

(オ) 「The junction barrier grid in FIG. 1 includes a grid 42 of p-type regions 64, 66 with width and spacing characteristic of the drift region doping concentration surrounded by a wide peripheral p-type region 44. Unlike the corresponding conventional grid structure 22 in FIG. 2 , most of the grid 42 in the new structure is not at the surface of n^(-)SiC drift layer 16, but rather is at a depth (e.g., 0.5-1.5 μm) below the upper surface of layer 16, being formed of "embedded p-wells." Since most of the embedded p-wells 64 of the grid 42 do not contact Schottky barrier metal layer 52 directly, the area of Schottky barrier contact 74 is essentially the entire top surface of the active area 60.」(第3欄第42行目-第53行目)
(当審仮訳:
「図1では,接合障壁格子は,広い周縁p型領域44に囲まれたドリフト領域のドーピング濃度によって特徴付けられる幅および間隔のp型領域64,66とによる格子42を含む。図2に対応する従来のグリッド構造22とは異なり,新しい構造の格子42の大部分はn^(-)型SiCドリフト層16の表面にあるのではなく,”組み込みpウェル”として形成される,層16の上面の下の深さ(例えば,0.5-1.5μm)にある。格子42の埋め込みウェル64の大部分は,ショットキーバリア用金属層52と直接接触しないので,ショットキーバリヤコンタクト74の領域は,本質的に,活性領域60の上面の全領域である。」)

(カ) 「The wide peripheral p-type region 44 connects to some of the embedded p-wells 66 via the Schottky barrier metal layer 52, through recesses 51 in the semiconductor, to define the p-grid potential. Resistance from the peripheral p-type region 44 along the embedded p-wells is reduced by a selected number of vias 51 etched through an upper portion of the n^(-)SiC drift layer 16 to reach selected p-wells 66 in the grid 42 of embedded p-wells within the central active area 60 of the device.」(第3欄第54行目-第62行目)
(当審仮訳:
「広い周縁p型領域44は,p格子電位を画定する,半導体の凹部51をとおして,ショットキーバリア金属層52を介して組み込みpウェル66の一部に接続する。デバイス中央の活性領域60内の組み込みpウェルの格子42における選択されたpウェル66に到達するために,組み込みp型ウェルに沿った周縁p型領域44からの抵抗が,n^(-)型SiCドリフト層16の上部をとおしてエッチングされたビア51の選択された数によって減少している。」)

(キ) 「Referring to FIG. 2 , the n^(-)SiC drift layer 16 on top of floating guard rings 41 at the periphery of the device is also etched off at the same time the recesses 51 are created to allow the p-type doped guard ring regions 41 to reach the surface. The surface is then passivated to provide stable high voltage blocking capability.」(第4欄第5行目-第10行目)
(当審仮訳:
「図2を参照すると,デバイス外周のフローティングガードリング41の上におけるn^(-)型SiCドリフト層16がエッチングされると同時,凹部51がp型にドープされたガードリング領域41の表面に達するように形成される。その後,表面は,安定した高電圧阻止能力を提供するように不動態化される。」)

(ク) 「FIGS. 3A-3I are diagrams showing a fabrication process in accordance with an embodiment of the invention.FIG. 3A is a cross-sectional view of a wafer 12 covered by a buffer layer 14 and further covered by an epitaxial drift layer 16 into which ion implantation is carried out through a patterned oxide mask 18. FIG. 3B is a cross-sectional view of a peripheral region 44, floating guard ring regions 41, and grid 42 p-wells formed in the epitaxial drift layer 16 of FIG. 3A , along with an optional n-type implant 46.」(第4欄第11行目-第19行目)
(当審仮訳:
「図3A-3Iは,本発明の一実施形態による製造プロセスを示す図である。図3Aは,バッファ層14により被覆され,さらに,イオン注入がパターン化された酸化物マスク18を介して実行されたされたエピタキシャルドリフト層16によって被覆された,ウエハ12の断面図である。図3Bは,図3Aのエピタキシャルドリフト層16に形成されたpウェルである,周辺領域44,フローティングガードリング領域41,および格子42の断面図であり,選択的n型インプラント46と共に示されている。」)

(ケ) 「Referring to FIGS. 3A and 3B , a substrate 102 of starting material having an upper surface 104 may include an n-SiC epitaxial drift layer 16 on top of a heavily doped n^(+)-buffer layer 14 on top of an n^(+) wafer 12. SiC is used throughout for ease of discussion. The same principle applies to Schottky Barrier Diode made on all commonly known semiconductor materials such as germanium, silicon, GaAs, GaN, InP, diamond, and ternary derivatives involving II-VI compounds, etc. Example doping concentrations are: for n^(+) wafer 12, 5x10^(17)-1x10^(19) cm^(-3); for n^(+)-buffer layer 14, 5x10^(17)-1x10^(19) cm^(-3); and for n-SiC epitaxial drift layer 16, 1x10^(15)-1x10^(17) cm^(-3).」(第4欄第20行目-第31行目)
(当審仮訳:
「図3A及び図3Bを参照すると,上面104を有する出発材料の基材102は,n^(+)型ウェハ12の上の高濃度にドープされたn^(+)型バッファ層14の上にn^(-)型SiCエピタキシャルドリフト層16を含むことができる。SiCは説明を容易にするために全体を通して使用されている。同じ原理は,II-VI族化合物を含むゲルマニウム,シリコン,GaAs,GaN,InP,ダイヤモンド,及び三元系の誘導体のような一般に知られているあらゆる半導体材料上に作製されたショットキー・バリア・ダイオードなどに適応できる。例示のドーピング濃度としては,n^(+)型基板12は,5×10^(17)-1×10^(19)cm^(-3)であり,n^(+)型バッファ層14には,5×10^(17)-1×10^(19)cm^(-3)であり,そして,n^(-)型SiCエピタキシャルドリフト層16は,1×10^(15)-1×10^(17)cm^(-3)となっている。」)

(コ) 「Next, p-type ions are embedded below the surface 104 using a single or multiple ion implantation steps to create p-type regions 41, 42, and 44. Care is taken to ensure the peak of the p-dopant profile is deep (0.5-1.5 μm) within the semiconductor and the tail of the p-type implant does not encroach upon and alter the n^(-) surface doping level appreciably. For example, an aluminum dose of between 1x10^(13) and 6x10^(15)/cm^(2) at 170-400 KeV (for example, 1x10^(14)/cm^(2) at 370 KeV) may be employed for the p-type regions 41, 42, and 44. An optional layer 46 of shallow n-type implant of between 1x10^(11) and 1x10^(13)/cm^(2) may be implanted between the top surface and the embedded p-well (e.g. to a depth of 0.2-0.5 μm) to ensure retaining the desired n-type doping level at the surface. Following implant activation, the p-type regions 41, 42, and 44 and the optional shallow n-type implant layer 46 are established as shown in FIG. 3B .」(第4欄第39行目-第54行目)
(当審仮訳:
「次に,pタイプのイオンが,p型領域41,42および44を生成するために,単回または複数回のイオン注入ステップを利用して,表面104の下に埋め込まれる。p-ドーパントプロファイルのピークが半導体内の深いところ(0.5-1.5μm)であること,p型インプラントの尾部が浸食せず,n^(-)表面のドーピングレベルをかなり変化させないことを確実にすることが気がかりである。例えば,アルミニウムは170-400KeVで1×10^(13)?6×10^(15)/cm^(2)の間で(例えば,370KeVで1×10^(14)/cm^(2))p型領域41,42,44のために使用することができる。1×10^(11)および1×10^(13)/cm^(2)の間の浅いn型インプラントの任意の層46は,表面に所望のn型ドーピングレベルを保持することを確実にするために,上部表面及び組み込みpウェル(例えば0.2-0.5μmの深さ)の間に注入される。インプラントの活性化に続いて,p型領域41,42,44および任意の浅いn型インプラント層46が図3Bに示すように確立される。」)

(サ) 「FIG. 3E is a cross-sectional view showing the deposition of a first dielectric layer 30 on the peripheral region 44, floating guard ring regions, and selected grid p-wells 66 of FIG. 3D , and the formation of a backside ohmic contact 50.」(第5欄第15行目-第18行目)
(当審仮訳:
「図3Eは,周辺領域44の上,フローティングガードリング領域,図3Dの選択された格子のp型ウェル66の上に,第1の誘電体層30が堆積され,背面オーミック・コンタクト50が形成されることを示す断面図である。」)

(シ) 「Referring to FIG. 3E , the top surface is next thermally oxidized to grow a thin layer of oxide followed with deposition of dielectric material 30 to prepare the surface for high voltage. Since very high surface electric field is present at the surface in the area of the guard rings 41, the dielectric material in conjunction with the semiconductor surface must have the desirable characteristics of possessing high dielectric strength, low flatband voltage, low polarizability, and low charge trapping. Most dielectric films deposited using Plasma Enhanced Chemical Vaper Deposition (PECVD) polarize and trap charges under high electric field. The task is to minimize these adverse effects with specific guard ring geometry. Undoped oxide, oxynitride, PSG (phosphorus doped silicon glass), BPSG (boron and phosphorus doped silicon glass), or combinations thereof have been known to have the aforementioned adverse effects minimized and made usable for specific guard ring designs. This layer 30 is shown in FIG. 3E . An example thickness is 0.5-1.5 μm.」(第5欄第19行目-第36行目)
(当審仮訳:
「図3Eを参照すると,上部表面は酸化物の薄膜成長させるために熱酸化され,続いて高電圧用の表面を準備する誘電体材料30が堆積される。ガードリング41の領域内の表面で非常に高い電界が存在するので,半導体表面に連動する誘電材料は高い誘電強度,低いフラットバンド電圧,低い分極率および低い電荷トラップという望ましい特性を有していなければならない。プラズマCVD(Plasma Enhanced Chemical Vaper Deposition,PECVD)を用いて堆積されたほとんどの誘電膜は,高電界下で電荷を分極させ,捕捉する。そのタスクは特定のガードリング構造の元,これらの悪影響を最小化することである。ドープしていない酸化物,酸窒化物,PSG(リンをドープしたシリコンガラス),BPSG(ボロンとリンをドープしたシリコンガラス),またはそれらの組み合わせは,特定のガードリング設計のために使用可能であり,上記の有害作用を最小化することが知られている。この層30は,図3Eに示されている。例えば,厚さは,0.5-1.5μmである。」)

(ス) 「Following dielectric film deposition, nickel is deposited by sputter deposition or evaporation onto the backside as shown in FIG. 3E . A thermal process can be performed to form a nickel-silicide ohmic contact 50 to the n^(+) SiC wafer 12, with an example thickness of 0.1 μm. A Rapid Thermal Process (RTP) or Rapid Thermal Anneal (RTA) may be used for this operation. Alternatively, a diffusion furnace may be used to form the ohmic contact. To ensure nickel does not form an oxide which is difficult to remove, an inert gas with low moisture content such as Argon is used as carrier gas during the thermal process.」(第5欄第37行目-第47行目)
(当審仮訳:
「誘電体膜を堆積した後,図3Eに示されるようにニッケルがスパッタ堆積又は蒸着により堆積される。熱プロセスは,n^(+)SiCウェハ12に例えば0.1μmの厚さを有するように,ニッケルシリサイドオーミックコンタクト50を形成するように実行される。急速熱プロセス(Rapid Thermal Process,RTP)や急速熱アニール(Rapid Thermal Anneal,RTA)は,この操作のために使用することができる。代替的に,拡散炉は,オーミックコンタクトを形成するために使用することができる。除去の困難な酸化物を形成しないニッケルを保証するために,アルゴンのような低水分含量の不活性ガスが熱プロセス中のキャリアガスとして使用される。」)

(セ) 「FIG. 3F is a cross-sectional view showing the formation of openings in the passivation layer 30 above the peripheral region 44 and selected grid p-wells 66 of FIG. 3E , and showing the deposition of a Schottky bather metal layer 52 in the area of those recesses. Referring to FIG. 3F , in the next step, the dielectric film 30 on the front of the device is patterned to provide an opening for a Schottky bather contact 74 to the n^(-)SiC epitaxial layer and a Schottky barrier contact 76 to the selected embedded p-wells 66 in the active area 60 through the selected recesses 51 formed by the previous etch step of the semiconductor, as well as a Schottky bather contact to the peripheral guard ring region 44. The Schottky bather metal layer 52 can be deposited unto the top surface by sputter deposition or evaporation of titanium, tungsten, chromium, nickel, or other suitable metal or alloys to form different bather heights. If a lift-off process as is commonly known in the art is employed, no metal etching will be necessary to define the top metal pattern. Alternatively, a masking and etch procedure can be followed to achieve the same objective of defining the top metal pattern. Compared to the nickel bather, the lower bather height of titanium gives lower forward voltage drop, while the higher reverse leakage current due to the lower barrier height can be suppressed by the embedded p-well structure. The Schottky bather metal layer 52 also overlaps onto the oxide layer 30 as shown in FIG. 3F . An example thickness for Ni is 0.1 μm; or 0.1 μm for Ti. A forming gas (hydrogen containing gas) anneal (FGA) at an elevated temperature is performed on the device to reduce the resistance of the Schottky bather contacts 74, 76, and 78 and therefore improve the forward characteristics.」(第5欄第48行目-第6欄第10行目)
(当審仮訳:
「図3Fは,図3Eの選択された格子のpウェル66と周辺領域44上のパッシベーション膜30の開口部を形成し,これらの凹部の領域にショットキーバリア金属層52の堆積を示す断面図である。図3Fを参照すると,次のステップでは,デバイスの前面の誘電体膜30は,n^(-)SiCエピタキシャル層へのショットキー障壁コンタクト74,そして,一つ前の半導体のエッチングステップによって形成された選択された凹部51を介して活性領域60の選択された組み込みpウェル66へのショットキーバリアコンタクト76,同様に,周辺ガードリング領域44へのショットキー障壁コンタクトのためのそれぞれの開口を提供するためにパターニングされる。ショットキー障壁金属層52は,異なる障壁高さを形成するためにチタン,タングステン,クロム,ニッケル,または他の適切な金属又は合金のスパッタ堆積又は蒸着により表面上に堆積させることができる。当技術分野で一般に知られているようにリフトオフプロセスが用いられる場合は,上部金属パターンを形成するのに,金属エッチングは必要がない。あるいは,マスキング及びエッチング手順は,上部金属パターンを形成するという同じ目的を達成するために従うことができる。ニッケルバリアと比較して,チタンの低いバリア高さは,低い順方向電圧降下を与え,低いバリア高さのための高い逆漏れ電流は組み込みpウェル構造によって抑制される。図3Fに示すように,ショットキーバリア金属層52は,酸化物層30の上に重なっている。Niの厚さは,例えば,0.1μmであり,Tiは0.1μmである。高温での成形ガス(水素含有ガス)アニール(forming gas anneal,FGA)は,ショットキー障壁コンタクト74,76および78の抵抗を減少するためにデバイス上で行われ,その結果,順方向特性を改善する。」)

(ソ) 「FIG. 3G is a cross-sectional view showing the formation of an anode 54 contacting the Schottky bather metal layer 52 of FIG. 3F . FIG. 3H is a cross-sectional view showing the formation of a second dielectric layer 32 on the anode 54, on portions of the Schottky barrier metal layer 52, and on portions of the first dielectric material 30 of FIG. 3G .」(第6欄第11行目-第16行目)
(当審仮訳:
「図3Gは,図3Fのショットキー障壁金属層52と接触するアノード54の形成を示す断面図であり,図3Hは,アノード54の上,ショットキーバリア用金属層52の部分の上,および図3Gの第1誘電材料30の上にある,第2の誘電体層32の形成を示す断面図である。」)

(タ) 「Referring to FIGS. 3G and 3H , to conduct high current out of the device, a front-side anode electrode 54 is formed such as by depositing tungsten, aluminum or aluminum alloys (e.g. at a thickness of 1-5 μm) using sputter deposition or evaporation followed by a patterning and etch step. This construction is illustrated in FIG. 3G . Next the device surface is covered by another dielectric material 32 for final passivation, as shown in FIG. 3H . The dielectric material 32 may be the same as or different from layer 30 but with similar desirable characteristics as suggested previously, including undoped oxide, oxynitride, PSG (phosphorus doped silicon glass), BPSG (boron and phosphorus doped silicon glass), or their combinations. Polyimide is also widely used for this purpose.」(第6欄第17行目-第29行目)
(当審仮訳:
「図3Gおよび図3Hを参照すると,デバイスの高電流を伝導するために,正面側アノード電極54が,スパッタ蒸着または蒸発,続いてパターン形成およびエッチングステップを使用して,タングステン,アルミニウムまたはアルミニウム合金(例えば1-5μmの厚さ)を堆積させるようにして形成される。この構造は,図3Gに示されている。次に,デバイス表面が,図3Hに示されるように,最終的なパッシベーションのために別の誘電体材料32によって覆われる。誘電材料32は層30と同様であるか又は異なってもよいが,前に示唆したように,ドープしていない酸化物,酸窒化物,PSGG(リンをドープしたシリコンガラス),BPSG(ボロンとリンをドープしたシリコンガラス),またはそれらの組み合わせを含み,同様の望ましい特性を有している。ポリイミドは,この目的のために広く使用されている。」)

(チ) FIG.1には,アノード54の端部が,ショットキー金属層52の端部よりも内側にあり,アノード54の端部が,パッシベーション30の上に形成されていることが図示されている。

イ 引用発明

上記アから,引用文献1には,次の発明(以下「引用発明」という。)が記載されていると認められる。

「SiC SBD(Schottky barrier diode,ショットキーバリアダイオード)構造10であって,
接合障壁格子42は,広い周縁p型領域44に囲まれたドリフト領域のドーピング濃度によって特徴付けられる幅および間隔のp型領域64,66とによる接合障壁格子42を含み,格子42の大部分はn^(-)型SiCドリフト層16の表面にあるのではなく,”組み込みpウェル”として形成される,層16の上面の下の深さ(例えば,0.5-1.5μm)にあること,
組み込みpウェルの表面からの深さは,例えば0.2-0.5μmの深さであること,
pタイプのイオンが,p型領域41,42および44を生成するために,単回または複数回のイオン注入ステップを利用して,表面104の下に埋め込まれること,
広い周縁p型領域44は,半導体の凹部51をとおして,ショットキーバリア金属層52を介して組み込みpウェル66の一部に接続すること,
デバイス外周のフローティングガードリング41の上におけるn^(-)型SiCドリフト層16がエッチングされると同時,凹部51がp型にドープされたガードリング領域41の表面に達するように形成され,これで,表面は,安定した高電圧阻止能力を提供するように不動態化されること,
上面104を有する出発材料の基材102は,n^(+)型のSiCウェハ12の上の高濃度にドープされたn^(+)型SiCバッファ層14の上に形成されたn^(-)型SiCエピタキシャルドリフト層16を含むことができること,
ドーピング濃度としては,n^(+)型基板12は,5×10^(17)-1×10^(19)cm^(-3)であり,そして,n^(-)型SiCエピタキシャルドリフト層16は,1×10^(15)-1×10^(17)cm^(-3)となっていること,
周辺領域44の上,フローティングガードリング領域,選択された格子のp型ウェル66の上に,第1の誘電体層30が堆積されること,
選択された格子のpウェル66と周辺領域44上のパッシベーション膜30の開口部を形成し,これらの凹部の領域にショットキーバリア金属層52の堆積をすること,
周辺ガードリング領域44へショットキー障壁コンタクトされること,
ショットキー障壁金属層52は,異なる障壁高さを形成するためにチタン,タングステン,クロム,ニッケル,または他の適切な金属又は合金のスパッタ堆積又は蒸着により表面上に堆積させることができること,
ショットキーバリア金属層52は,酸化物層30の上に重なっており,Niの厚さは,例えば,0.1μmであり,Tiは0.1μmであること,
ショットキー障壁金属層52と接触するアノード54が形成され,ここで,デバイスの高電流を伝導するために,正面側アノード電極54が,スパッタ蒸着または蒸発,続いてパターン形成およびエッチングステップを使用して,タングステン,アルミニウムまたはアルミニウム合金(例えば1-5μmの厚さ)を堆積させるようにして形成されること,
アノード54の端部が,ショットキー金属層52の端部よりも内側にあり,アノード54の端部が,パッシベーション30の上に形成されている,
SiC SBD構造10。」

ウ 引用文献6の記載
原査定の拒絶の理由で引用された本願の公開基準日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,特開2011-165856号公報(平成23年8月25日出願公開。以下「引用文献6」という。)には,以下の事項が記載されている。
「【発明の詳細な説明】
【技術分野】
【0001】
この発明は,不純物濃度が異なる領域を複数有する構造を持つ炭化珪素半導体装置を製造する方法に関する。
【背景技術】
【0002】
炭化珪素半導体装置の製造では,工程数を減らすことにより工期及びコストを低減することが重要な課題である。
【0003】
一般的に電力用の半導体装置では比較的高い電圧の電力を取り扱うため,例えば特許文献1に記載の高耐圧半導体装置のように,RESURF原理を用いた耐圧構造を採用することが多い。RESURF構造では,p領域とその周辺に形成された相対的に不純物濃度の低いpウェル領域とを備えることにより,pn接合終端部での電界を緩和している。
【0004】
しかしながら,本構造を採用すると,不純物濃度の異なる2つのp型領域を形成する必要がある。不純物濃度が異なる領域を複数形成する場合,(1)不純物を注入しない領域を保護するマスクを形成する工程,(2)マスク開口部に不純物を注入する工程,(3)マスクを除去する工程,というフローを領域毎に行うため,不純物注入量が異なる領域数が増えるに従い工期・コストが増加する。さらに,高エネルギーのAlイオン注入を行う場合はビーム電流が小さく,イオン注入時間が長くなるという課題がある。
<<途中省略>>
【発明の概要】
【発明が解決しようとする課題】
【0007】
炭化珪素における拡散係数は非常に小さいため,これにイオン注入された不純物は熱処理により拡散せず,特許文献2,3の方法を用いて不純物領域を形成することは出来ない。炭化珪素半導体層において,十分大きなサイズのマスクによって隔てられた2つの開口部からイオン注入を行って不純物注入領域を形成する場合,2つの不純物領域が形成され,これらの領域は熱処理を行っても拡散して繋がることはない。
【0008】
そこで,本発明は上述の問題点に鑑み,一度のマスク工程によって不純物濃度の異なる複数の不純物領域を形成することが可能な炭化珪素半導体装置の製造方法を提供することを目的とする。
<<途中省略>>
【発明の効果】
【0010】
本発明の炭化珪素半導体装置の製造方法は,炭化珪素半導体層上に複数の単位マスクよりなる注入マスクを形成するに際し,単位マスク内の任意の点から単位マスクの端までの距離を,所定の注入エネルギーで所定のイオンを炭化珪素に注入した場合の散乱距離以下とし,単位マスクの寸法と配置間隔が異なる複数の領域を持つように注入マスクを形成する。これにより,熱拡散が殆ど生じない炭化珪素半導体層において,不純物濃度の異なる複数の領域を一度のマスク工程とイオン注入工程で形成することが出来る。」
「【0012】
(実施の形態1)
<<途中省略>>
【0019】
となる。Al注入領域(p型領域)が一面に形成されるよう,ストライプ幅d_(1)/2≦250nmとする。d_(1),d_(2)を各領域で変えてマスクの開口率を調整することによりイオン注入量を制御することが出来るため,p型領域の不純物濃度を任意に設定できる。
【0020】
例えば,図3(b)に示すように領域1はマスクなし,領域2をd_(1)=300nm,d_(2)=300nm,領域3をd_(1)=500nm,d_(2)=100nmとすると,領域1の開口率は100%,領域2,3は(1)式よりそれぞれ50%,16.7%となる。このようなマスクを用いて,700keV以上の注入エネルギーでAlをイオン注入すると,領域1のAl濃度を100%とすれば,領域2のAl濃度は50%,領域3のAl濃度は16.7%となる。このように異なる不純物濃度を持つ領域を,1度のマスク工程と1度のイオン注入領域で形成することが出来る。
【0021】
図4(a)に,円形の単位マスクで注入マスクを形成する場合の例を示す。半径をr,マスク間隔をdとすると,注入マスクの開口率は
<<途中省略>>
【0023】
となる。Al注入領域(p型領域)が一面に形成されるよう,r≦250nmとする。r,dを各領域で変えてマスクの開口率を調整することによりイオン注入量を制御することが出来るため,p型領域の不純物濃度を任意に設定できる。
【0024】
例えば,図4(b)に示すように領域1はマスクなし,領域2をr=200nm,d=500nm,領域3をr=250nm,d=100nmとすると,領域1の開口率は100%,領域2,3は(2)式よりそれぞれ82.1%,37%となる。」
「【0037】
本実施の形態の注入マスクを用いて,図8?図10に示すJTE(Junction Termination Extension)構造を形成することが可能である。図8のように1つのJTE領域を形成する場合,GR(Guard ring)領域5をマスクなし(開口率100%),第1JTE6を開口率50%となるように形成した注入マスクでイオン注入を行って形成する。又は,図9のように2つのJTE領域を形成する場合,GR領域5をマスクなし,第1JTE6を開口率66%,第2JTE7を33%となるように形成した注入マスクでイオン注入を行って形成する。あるいは,図10のように3つのJTE領域を形成する場合,GR領域5をマスクなし,第1JTE6を開口率75%,第2JTE7を開口率50%,第3JTE8を開口率25%となるように形成した注入マスクでイオン注入を行って形成する。このように開口率を領域毎に変えた注入マスクを形成することによって,1度のマスク工程とイオン注入工程によって複数の不純物濃度が異なる領域を持つJTE耐圧構造を形成することが出来る。
【0038】
本実施の形態で説明した注入マスクを用いて,ショットキーダイオードの終端構造を形成する例を図11に示す。図9に示したように,それぞれ不純物濃度の異なるGR領域,第1JTE6,第2JTE7(JTEの数は任意)を炭化珪素半導体層に形成する。各領域の形成においては,図11(a)に例示するように,GR領域5はマスクなし,第1JTE6はストライプ状の単位マスクのストライプ幅d_(1)=300nm,マスク間隔d_(2)=300nmとし(開口率50%),第2JTE7は円形の単位マスクで半径r=250nm,マスク間隔d=100nmとする(開口率37%)。このような注入マスクを用いてAlイオン注入を行い,炭化珪素半導体層にJTE構造を形成する。
【0039】
その後,ショットキー電極10,表面電極11,裏面電極9,保護膜12を形成することにより図11(b)に示すショットキーダイオードが形成される。
【0040】
ショットキーダイオードが図11(c)に示すようなMPSあるいはJBS構造である場合,ショットキー電極10下に形成するp型領域13を終端構造のp型領域(GR5,第1JTE6,第2JTE7)(JTEの数は任意)と同一のマスク工程,イオン注入工程により形成し,製造工程を簡略化することが出来る。しかし,ショットキー電極10下のp型領域13と終端構造のp型領域5?7は必ずしも同時に形成する必要はなく,ショットキー電極10下のp型領域13と終端構造のp型領域5?7を別々のマスクで形成しても良い。あるいは,ショットキー電極10下のp型領域13と終端構造のp型領域5?7を同一マスクで形成した後,ショットキー電極10下のp型領域13のみ追加のイオン注入を行っても良い。あるいは,ショットキー電極10下のp型領域13と終端構造のp型領域5?7を同一マスクで形成した後,終端構造のp型領域5?7のみ追加のイオン注入を行うという方法でも良い。これらの方法を用いる場合,製造工程は増えるがデバイス設計の自由度が大きくなるという利点がある。
【0041】
次に,本実施の形態の注入マスクを用いてMOSFETを製造する例を図12に示す。MOSFETの場合,pウェル19と終端構造のp型領域(GR5,第1JTE6,第2JTE7,第3JTE8)(JTEの数は任意)を実施の形態1の注入マスクを用いて一度のイオン注入工程で作成することが可能である。その後,裏面電極9やゲート酸化膜15,ポリシリコン16,層間酸化膜17,表面電極11,保護膜12を形成すれば図12のMOSFETが作成できる。」

図9及び図11(b)には,「GR領域5に接する第1JTE,及び第1JTEに接する第2JTE7」が記載されていると認められる。

エ 引用文献6の技術的事項
上記ウの記載から,引用文献6には,以下の技術的事項が記載されていると認められる。
(ア) p領域とその周辺に形成された相対的に不純物濃度の低いpウェル領域とを備えることにより,pn接合終端部での電界を緩和することを目的としたJTE構造につき,注入マスクを用いて,JTE(Junction Termination Extension)構造を形成することが可能であり,2つのJTE領域を形成する場合,GR領域をマスクなし,第1JTEを開口率66%,第2JTEを33%となるように形成した注入マスクでイオン注入を行って形成し,GR領域5に接する第1JTE,及び第1JTEに接する第2JTE7を,開口率を領域毎に変えた注入マスクを形成することによって,1度のマスク工程とイオン注入工程によって複数の不純物濃度が異なる領域を持つJTE耐圧構造を形成することが出来ること(段落【0003】,【0037】)。

(イ) 各領域でマスクの開口率を調整することによりイオン注入量を制御することが出来るため,p型領域の不純物濃度を任意に設定できること(段落【0019】,【0023】)。

(ウ) 領域1の開口率100%,領域2,3はそれぞれ50%,16.7%となるようなマスクを用いて,700keV以上の注入エネルギーでAlをイオン注入すると,領域1のAl濃度を100%とすれば,領域2のAl濃度は50%,領域3のAl濃度は16.7%となるので(段落【0020】),不純物濃度の異なるGR領域,第1JTE,第2JTE(JTEの数は任意)を炭化珪素半導体層に形成する場合(段落【0038】)の,その具体的なAl濃度の比率としては,
a 領域1のAl濃度(開口率)100%,領域2,3はそれぞれ50%,16.7%となる場合(段落【0020】),
b 領域1のAl濃度(開口率)は100%,領域2,3はそれぞれ82.1%,37%となる場合(段落【0024】),
c GR領域をマスクなし(Al濃度(開口率)100%),第1JTEをAl濃度(開口率)66%,第2JTEを33%となる場合(段落【0037】),
d GR領域はマスクなし(Al濃度(開口率)100%),第1JTEはAl濃度(開口率)50%,第2JTEはAl濃度(開口率)37%となる場合(段落【0038】),
が例示されていること。

(3) 対比
本件補正発明と,引用発明とを対比すると,以下のとおりとなる。

ア 引用発明の「n^(+)型のSiCウェハ12」は本件補正発明の「第1導電型ワイドバンドギャップ半導体基板」に相当する。

イ 引用発明の「n^(-)型SiCエピタキシャルドリフト層16」は「n^(+)型のSiCウェハ12の上の高濃度にドープされたn^(+)型SiCバッファ層14の上に形成され」ており,位置関係としては,「n^(+)型のSiCウェハ12」の表面に「n^(-)型SiCエピタキシャルドリフト層16」が堆積されているものであり,また,その濃度関係としては,「n^(+)型基板12は,5×10^(17)-1×10^(19)cm^(-3)であり,そして,n^(-)型SiCエピタキシャルドリフト層16は,1×10^(15)-1×10^(17)cm^(-3)となっていること」から,引用発明の「n^(-)型SiCエピタキシャルドリフト層16」は,本件補正発明の「前記第1導電型ワイドバンドギャップ半導体基板の表面に堆積された,前記第1導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第1導電型ワイドバンドギャップ半導体堆積層」に相当する。

ウ 引用発明の「接合障壁格子42」を形作る「p型領域64,66」は,「格子42の大部分はn^(-)型SiCドリフト層16の表面にあるのではなく,”組み込みpウェル”として形成される,層16の上面の下の深さ(例えば,0.5-1.5μm)にあ」り,「組み込みpウェルの表面からの深さは,例えば0.2-0.5μmの深さであ」ることから,「n^(-)型SiCエピタキシャルドリフト層16」の「n^(+)型のSiCウェハ12」側の反対側の表面層に形成されていることは明らかであり,また,「表面104の下に埋め込まれたp型領域」「42」は,「イオン注入ステップを用いて」「生成される」ものであるので,選択的に設けられているといえ,引用発明の「p型領域64,66」は,本件補正発明の「前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第1の第2導電型半導体領域」に相当する。

エ 引用発明の「ショットキーバリア金属層52」は「選択された格子のpウェル66と周辺領域44上のパッシベーション膜30の開口部を形成し,これらの凹部の領域に」形成されるものであるので,「n^(-)型SiCエピタキシャルドリフト層16」の上において形成されるものであり,また,「異なる障壁高さを形成するためにチタン,タングステン,クロム,ニッケル,または他の適切な金属又は合金のスパッタ堆積又は蒸着により表面上に堆積させること」で形成するものであるので1層構造であるといえ,引用発明は「選択された格子のpウェル66と周辺領域44上のパッシベーション膜30の開口部を形成し,これらの凹部の領域にショットキーバリア金属層52の堆積を」していることから,「p型領域64,66」と「ショットキーバリア金属層52」とが接続し,「接合障壁格子42」が形作られていることから,引用発明の「接合障壁格子42」は,本件補正発明の「少なくとも,前記第1導電型ワイドバンドギャップ半導体堆積層上において金属-半導体接合を形成する1層構造の第1金属膜と,前記第1の第2導電型半導体領域とで構成された素子構造」に相当する。

オ 引用発明の「広い周縁p型領域44」は,「ドリフト領域のドーピング濃度によって特徴付けられる幅および間隔のp型領域64,66とによる接合障壁格子42を」「囲」むものであり,「p型領域64,66」と同様に,表面層に形成されるものであるので,引用発明の「広い周縁p型領域44」は,本件補正発明の「前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ,前記素子構造の周辺部を囲む第2の第2導電型半導体領域」に相当する。

カ 引用発明の「第1の誘電体層30」は「周辺領域44の上,フローティングガードリング領域」「の上に,堆積」されるものであるので,本件補正発明の「前記第3の第2導電型半導体領域を覆う層間絶縁膜」と,「層間絶縁膜」である点で共通する。

キ 引用発明の「アノード54」は「ショットキー障壁金属層52と接触する」ものであり,「スパッタ蒸着または蒸発,続いてパターン形成およびエッチングステップを使用して,タングステン,アルミニウムまたはアルミニウム合金(例えば1-5μmの厚さ)を堆積させるようにして形成される」ので1層構造であるといえ,引用発明の「アノード54」は,本件補正発明の「前記第1金属膜上に設けられた1層構造の第2金属膜」に相当する。

ク 引用発明の「ショットキーバリア金属層52」は「チタン」で形成することができ,「Ti」の厚さ「は0.1μmであること」,また,「ショットキーバリア金属層52は,酸化物層30の上に重なって」いること,引用発明の「アノード54」は「アルミニウムまたはアルミニウム合金(例えば1-5μmの厚さ)を堆積させるようにして形成され」ており,「アノード54の端部が,ショットキー金属層52の端部よりも内側にあり,アノード54の端部が,パッシベーション30の上に形成されている」ものであるので,本件補正発明の「前記第1金属膜は,チタンからなり,前記層間絶縁膜上に,前記層間絶縁膜を介して前記第3の第2導電型半導体領域の一部を覆う位置まで延出されており,前記第2金属膜は,アルミニウムを主成分とする材料からなり,前記第1金属膜を介して前記層間絶縁膜を覆う位置まで延出し,端部が前記第1金属膜上で前記第1金属膜の端部よりも内側に位置しており,前記第2金属膜の厚さは,前記第1金属膜の厚さよりも厚」いことと,「前記第1金属膜は,チタンからなり,前記層間絶縁膜上に,前記層間絶縁膜を介して延出されており,前記第2金属膜は,アルミニウムを主成分とする材料からなり,前記第1金属膜を介して前記層間絶縁膜を覆う位置まで延出し,端部が前記第1金属膜上で前記第1金属膜の端部よりも内側に位置しており,前記第2金属膜の厚さは,前記第1金属膜の厚さよりも厚」い点で共通する。

ケ 引用発明の「SiC SBD構造10」は本件補正発明の「半導体装置」に相当する。

したがって,本件補正発明と,引用発明とは,以下の点で一致し,相違する。

<一致点>
「第1導電型ワイドバンドギャップ半導体基板と,
前記第1導電型ワイドバンドギャップ半導体基板の表面に堆積された,前記第1導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第1導電型ワイドバンドギャップ半導体堆積層と,
前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第1の第2導電型半導体領域と,
少なくとも,前記第1導電型ワイドバンドギャップ半導体堆積層上において金属-半導体接合を形成する1層構造の第1金属膜と,前記第1の第2導電型半導体領域とで構成された素子構造と,
前記第1導電型ワイドバンドギャップ半導体堆積層の,前記第1導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられ,前記素子構造の周辺部を囲む第2の第2導電型半導体領域と,
層間絶縁膜と,
前記第1金属膜上に設けられた1層構造の第2金属膜と,
を備え,
前記第1金属膜は,チタンからなり,前記層間絶縁膜上に,前記層間絶縁膜を介して延出されており,
前記第2金属膜は,アルミニウムを主成分とする材料からなり,前記第1金属膜を介して前記層間絶縁膜を覆う位置まで延出し,端部が前記第1金属膜上で前記第1金属膜の端部よりも内側に位置しており,
前記第2金属膜の厚さは,前記第1金属膜の厚さよりも厚い,
ことを特徴とする半導体装置。」

<相違点>
・相違点1:本件補正発明は,「前記第2の第2導電型半導体領域の周辺部に接しかつ囲む接合終端構造を構成する,前記第2の第2導電型半導体領域よりも不純物濃度の低い第3の第2導電型半導体領域と」,「前記第3の第2導電型半導体領域の周辺部に接しかつ囲み,前記第3の第2導電型半導体領域と接合終端構造を構成する,前記第3の第2導電型半導体領域よりも不純物濃度の低い第4の第2導電型半導体領域と」を備えているのに対して,引用発明においては,接合終端構造を構成する「第3の第2導電型半導体領域」と「第4の第2導電型半導体領域」とを備えていない点。
・相違点2:本件補正発明は,「層間絶縁膜」が「前記第3の第2導電型半導体領域を覆う」と特定されているのに対して,引用発明においては,「第3の第2導電型半導体領域」が存在しないために,その覆う範囲が異なる点。
・相違点3:本件補正発明は,「前記第1金属膜は」「前記層間絶縁膜上に,前記層間絶縁膜を介して前記第3の第2導電型半導体領域の一部を覆う位置まで延出されて」いるのに対して,引用発明においては,「第3の第2導電型半導体領域」が存在しないために,その覆う範囲が異なる点。
・相違点4:本件補正発明は,「前記第4の第2導電型半導体領域の不純物濃度は,前記第3の第2導電型半導体領域の不純物濃度の0.4?0.7倍である」と特定されているのに対して,引用発明においては,「第3の第2導電型半導体領域」および「第4の第2導電型半導体領域」が存在しないために,その不純物濃度の関係が特定されていない点。

(4) 判断
上記相違点について,判断する。
ア 相違点1について
上記(2)エ(ア)にあるように,引用文献6には,p領域とその周辺に形成された相対的に不純物濃度の低いpウェル領域とを備えることにより,pn接合終端部での電界を緩和することを目的としたJTE構造につき,注入マスクを用いて,JTE構造を形成することが可能であり,2つのJTE領域を形成する場合,GR領域に接する第1JTE,及び第1JTEに接する第2JTEを形成し,開口率を領域毎に変えた注入マスクを形成することによって,1度のマスク工程とイオン注入工程によって複数の不純物濃度が異なる領域を持つJTE耐圧構造を形成することが出来ることが記載されており,引用発明における「SiC SBD構造10」のpn接合終端部での電界を緩和することを目的として「広い周縁p型領域44」が「周辺ガードリング領域」である(前記(2)ア(セ))ことを考慮すれば,その周辺部に接しかつ囲むように,第1JTE,第2JTEという2つの不純物濃度が異なるJTE領域を形成すること,すなわち,上記相違点1について本件補正発明の構成を採用することは,当業者が容易になし得たことである。

イ 相違点2について
引用発明においては,「周辺領域44の上,フローティングガードリング領域」に,「第1の誘電体層30が堆積され」ているので,上記アにて検討したように,引用発明の「広い周縁p型領域44」の周辺部に接しかつ囲むように第1JTE,第2JTEという2つの不純物濃度が異なるJTE領域を形成した場合には,当然に,そのJTE構造の上部は誘電体層に覆われることとなるので,「第1JTE」,すなわち,本件補正発明の「第3の第2導電型半導体領域」は「第1の誘電体層30」,すなわち,本件補正発明の「層間絶縁膜」に覆われることとなり,上記相違点2について本件補正発明の構成を採用することは,当業者が容易になし得たことである。

ウ 相違点3について
引用発明においては「ショットキーバリア金属層52は,酸化物層30の上に重なって」いるので,「酸化物層30の上に重なって」いる「ショットキーバリア金属層52」の端部は,フィールドプレートとしての機能を発揮し,電界を緩和していることはその構造上明らかである。
そして,上記アにて検討したように,「広い周縁p型領域44」の周辺部に接しかつ囲むように,第1JTE,第2JTEという2つの不純物濃度が異なるJTE領域を形成した場合に,その「ショットキーバリア金属層52」のその端部をどこまで伸ばすのか,ということは,当業者が適宜に取り決めれば良い設計的事項に過ぎず,例えば,「第1JTE」,すなわち,本件補正発明の「第3の第2導電型半導体領域」の一部を覆う位置まで延出させることは当業者が容易になし得たことである。
なお,この点の技術的な効果については,後記オ,カのごとく,格別なものとは認められない。

エ 相違点4について
上記アにて検討したように,「広い周縁p型領域44」の周辺部に接しかつ囲むように,第1JTE,第2JTEという2つの不純物濃度が異なるJTE領域を形成した場合には,その第1JTEと第2JTEの2つの異なる不純物濃度を適宜取り決める必要があるが,上記(2)エ(イ)にあるように,「各領域でマスクの開口率を調整することによりイオン注入量を制御することが出来るため,p型領域の不純物濃度を任意に設定できる」ものであるので,必要に応じて,その不純物濃度を設定すべきであるが,例えば,上記(2)エ(ウ)のa?dのそれぞれの具体例を元に,第2JTEの不純物濃度と,第1JTEの不純物濃度の比率を計算すると,aの場合に,16.7%÷50%=0.334,bの場合に,37%÷82.1%=0.451,cの場合に,33%÷66%=0.5,dの場合に,37%÷50%=0.74となっており,おおよそ0.334?0.74の範囲であり,かつ,bやcの場合には,0.4?0.7倍の範囲に収まっている。
してみれば,引用文献6の「第2JTE」,すなわち,本件補正発明の「第4の第2導電型半導体領域」の不純物濃度として,引用文献6の「第1JTE」,すなわち,本件補正発明の「第3の第2導電型半導体領域」の不純物濃度の「0,4?0.7倍」程度と取り決めることは,当業者が容易になし得たことである。

オ 本件補正発明の作用効果について
発明の詳細な説明の段落【0026】?【0028】には「上述した発明によれば,活性領域に設けた電極の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができる。このため,半導体装置の動作時に耐圧構造部に生じる電界を分散させることができる。また,半導体装置の動作時に耐圧構造部に生じる電荷を外部へ放出させることができる。これにより,半導体装置の動作時に耐圧が変動することを抑制することができる。上述した発明によれば,終端構造をJTE構造とすることにより,例えば数μm以下の微細構造で設計しなければならないFLR構造とする場合に比べて,活性領域の素子構造を形成するための一般的な方法によって,容易に,耐圧構造部の層間絶縁膜上に張り出させるようにフィールドプレートを配置することができる。このため,半導体材料としてワイドバンドギャップ半導体を用いて高耐圧半導体装置を作製する場合であっても,動作時に耐圧が変動しにくい高耐圧半導体装置を作製することができる。本発明にかかる半導体装置および半導体装置の製造方法によれば,高耐圧を維持することができるという効果を奏する。また,本発明にかかる半導体装置および半導体装置の製造方法によれば,半導体装置の信頼性を向上させることができるという効果を奏する。」と記載され,実施例のシミュレーション結果として,段落【0080】に「したがって,活性領域に設けた電極を,JTE構造を覆う層間絶縁膜上に張り出させた構成とすることにより,耐圧の変動を抑制することができ,かつ例えば1400V以上の高耐圧を実現することができることが確認された。」と記載されており,「活性領域に設けた電極の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させ」「半導体装置の動作時に耐圧構造部に生じる電界を分散させることができ」かつ「終端構造をJTE構造とすることにより」「容易に,耐圧構造部の層間絶縁膜上に張り出させるようにフィールドプレートを配置することができる」ことが,本件補正発明の効果であると認められる。
しかしながら,引用発明においても,「酸化物層30の上に重なって」いる「ショットキーバリア金属層52」の端部が,フィールドプレートとしての機能を発揮することは,その構造上明らかであり,また引用文献1には「表面は,安定した高電圧阻止能力を提供するように不動態化される」(前記(2)ア(キ))ことが記載されているから,引用発明の「パッシベーション30」の上に形成される「ショットキー金属層52」及び「アノード54」が「パッシベーション30」と相まって「高電圧阻止能力」を提供することは当業者が予測できることである。
よって,上記本件補正発明の効果は格別なものとは認められない。

カ 請求人の主張について
(ア) 審判請求人は,平成30年8月22日提出の審判請求書において,「(3)理由について[理由1]本願発明では,層間絶縁膜6を介して第3の第2導電型半導体領域(p型領域5)の一部を覆う位置まで第1金属膜(ショットキー電極9)を延出させることにより,活性領域に設けた第1金属膜の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができます。このため,半導体装置の動作時に耐圧構造部に生じる電界を分散させることができ,……そして,層間絶縁膜6を介して延出させる第1金属膜9の外端と第3の第2導電型半導体領域5の位置関係が重要であり,不純物濃度の異なる第2?第4の第2導電型半導体領域のうちの第3の第2導電型半導体領域5上で終端させることが重要で,これにより上記本願発明に特有の作用効果を実現することができます。一方,引用文献1(米国特許第07851881号明細書)に記載の発明では,活性領域の周辺部に設けられ耐圧を保持する耐圧構造部はフローティングガードリング41です。この場合,ショットキーメタル52がこのフローティングガードリング41まで延びていないので,耐圧構造部のフィールドプレート機能を備えていないことは明らかです……また,引用文献6(特開2011-165856号公報)に記載の発明は,ショットキー電極10が保護膜12を這い上がって延びる構造を開示しておりません。このように,引用文献1?6に記載の発明はいずれも,補正後の請求項1,13にかかる発明が有する特徴について開示しておらず,上述した本願特有の効果を得られません。また,引用文献1?6を組み合わせる動機付けもありません。」旨主張している。

(イ) 上記主張について検討するに,「層間絶縁膜6を介して延出させる第1金属膜9の外端と第3の第2導電型半導体領域5の位置関係が重要であり,不純物濃度の異なる第2?第4の第2導電型半導体領域のうちの第3の第2導電型半導体領域5上で終端させることが重要で,これにより上記本願発明に特有の作用効果を実現することができます」と審判請求人は主張するものの,実施例においては,発明の詳細な説明の段落【0078】,【0079】にあるように,「実施の形態1にしたがい,JBS構造のダイオードを作製した。具体的には,図6-1に示すように,耐圧構造部102の層間絶縁膜6上にショットキー電極9を張り出させて,ショットキー電極9の層間絶縁膜6上の部分をフィールドプレートとして機能させたダイオードを作成した(符号Aで示す部分,以下,フィールドプレート有とする)。比較として,図6-2に示すように,耐圧構造部102の層間絶縁膜6上にショットキー電極9が張り出させない構成のダイオードを作製した(符号Bで示す部分,以下,フィールドプレート無とする)。実施例および比較例は,ショットキー電極9以外の構成は同一とした。」とあり,単に耐圧構造部の層間絶縁膜上にショットキー電極が張り出すか否かのみで実験を行っており,「不純物濃度の異なる第2?第4の第2導電型半導体領域のうちの第3の第2導電型半導体領域5上で終端させることが重要」ということを説明するための実施例は存在しておらず,また,技術常識を参酌しても,層間絶縁膜上に電極が張り出していることでフィールドプレートとしての機能を発揮するものであると認められ,上記請求人が主張する効果を認めることはできない。

(ウ) また,「引用文献1(米国特許第07851881号明細書)に記載の発明では,活性領域の周辺部に設けられ耐圧を保持する耐圧構造部はフローティングガードリング41です。この場合,ショットキーメタル52がこのフローティングガードリング41まで延びていないので,耐圧構造部のフィールドプレート機能を備えていないことは明らかです」という主張について検討するに,上記ウ,オにて検討したように,引用文献1において,「酸化物層30の上に重なって」いる「ショットキーバリア金属層52」の端部は,フィールドプレートとしての機能を発揮することは,その構造上明らかであるので,「ショットキーメタル52がこのフローティングガードリング41まで延びていないので,耐圧構造部のフィールドプレート機能を備えていない」という審判請求人の主張は採用できない。

キ したがって,本件補正発明は,引用発明および引用文献6に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。

(5) 結論
以上のとおり,本件補正は,特許法第17条の2第6項で準用する同法第126条第7項の規定に違反するものであり,同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。

3 むすび
以上のとおり,本件補正は,特許法第17条の2第6項で準用する同法第126条第7項の規定に違反するものであり,同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
平成30年8月22日にされた手続補正は,上記のとおり却下されたので,本願の請求項に係る発明は,平成30年3月12日の手続補正により補正された特許請求の範囲の請求項1ないし13に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は,その請求項1に記載された事項により特定される前記第2[理由]1(2)に記載のとおりのものである。

2 原査定における拒絶の理由
原査定の拒絶の理由は,この出願の請求項1,12に係る発明は,本願の出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1,2,6に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができず,また,この出願の請求項2ないし7,9ないし11に係る発明は,本願の出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1ないし6に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

引用文献1:米国特許第7851881号明細書
引用文献2:特開2008-282973号公報
引用文献3:特開2007-234925号公報
引用文献4:特開2008-34646号公報
引用文献5:特表2009-502040号公報
引用文献6:特開2011-165856号公報

3 引用文献
原査定の拒絶の理由で引用された引用文献1の記載事項は,前記第2の[理由]2(2)アに記載したとおりであり,また,原査定の拒絶の理由で引用された引用文献6の記載事項は,前記第2の[理由]2(2)ウに記載したとおりである。

4 対比・判断
本願発明は,前記第2の[理由]2(1)で検討した本件補正発明から「第3の第2導電型半導体領域」と「第4の第2導電型半導体領域」に係る限定事項を削除したものである。
そうすると,本願発明の発明特定事項を全て含み,さらに,他の事項を付加したものに相当する本件補正発明が,前記第2の[理由]2に記載したとおり,引用文献1に係る発明(引用発明)および引用文献6に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明および引用文献6に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものである。

第4 むすび(結論)
以上のとおり,本願発明は,特許法第29条第2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
審理終結日 2019-03-08 
結審通知日 2019-03-12 
審決日 2019-03-25 
出願番号 特願2017-91476(P2017-91476)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 恩田 和彦  
特許庁審判長 深沢 正志
特許庁審判官 鈴木 和樹
梶尾 誠哉
発明の名称 半導体装置および半導体装置の製造方法  
代理人 酒井 昭徳  
代理人 酒井 昭徳  
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