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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1351803
審判番号 不服2018-7301  
総通号数 235 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-07-26 
種別 拒絶査定不服の審決 
審判請求日 2018-05-29 
確定日 2019-06-04 
事件の表示 特願2014- 63617「半導体装置及びその作製方法」拒絶査定不服審判事件〔平成26年11月 6日出願公開,特開2014-209613,請求項の数(2)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年3月26日(優先権主張 平成25年3月28日。以下「本願優先日」という。)に特許出願したものであって,その手続の経緯は,概略,以下のとおりである。
平成29年 3月17日:手続補正書
平成29年 3月17日:上申書
平成29年12月22日:拒絶理由通知(起案日)
平成30年 2月 5日:意見書
平成30年 2月 5日:手続補正書
平成30年 5月 2日:拒絶査定(起案日)(以下「原査定」という。)
平成30年 5月29日:手続補正書
平成30年 5月29日:審判請求
平成30年12月21日:拒絶理由通知(起案日)
平成31年 1月 7日:意見書
平成31年 1月 7日:手続補正書(以下,この手続補正書による手続補正を「本件補正」という。)

第2 原査定の概要
原査定の概要は次のとおりである。
1 本願請求項1に係る発明は,本願優先日前に頒布された以下の引用文献Aに記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

2 本願請求項1に係る発明は本願優先日前に頒布された以下の引用文献Aに基づいて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであり,本願請求項1,3に係る発明は本願優先日前に頒布された以下の引用文献Bおよび引用文献A,Cに基づいて,本願優先日前に当業者が容易に発明をすることができたものであり,本願請求項4ないし6に係る発明は本願優先日前に頒布された以下の引用文献Bおよび引用文献A,CないしEに基づいて,本願優先日前に当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
A.特開2012-243779号公報
B.特開2012-99796号公報
C.特開2002-110631号公報
D.特開2012-18970号公報
E.特開2010-147458号公報

第3 当審拒絶理由の概要
平成30年12月21日付け拒絶理由通知(以下「当審拒絶理由」という。)の概要は次のとおりである。
1 この出願は,請求項1ないし7に係る特許請求の範囲の記載が,特許法第36条第6項第1号に規定する要件を満たしていない。

2 本願請求項1に係る発明は,本願優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献1ないし3に記載された発明に基づいて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであり,本願請求項3ないし6に係る発明は,本願優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献1ないし5に記載された発明に基づいて,本願優先日前に当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.米国特許出願公開第2011/0254002号明細書
2.特開2012-243779号公報(拒絶査定時の引用文献A)
3.特開2012-99796号公報(拒絶査定時の引用文献B)
4.特開2012-18970号公報(拒絶査定時の引用文献D)
5.特開2002-110631号公報(拒絶査定時の引用文献C)

第4 本願発明
1 本願請求項1,2に係る発明(以下,それぞれ「本願発明1」,「本願発明2」という。)は,平成31年1月7日付けの手続補正書で補正された特許請求の範囲の請求項1,2に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。
「【請求項1】
ゲート電極と,
前記ゲート電極と接する領域を有するゲート絶縁膜と,
前記ゲート絶縁膜と接する領域を有し,前記ゲート電極と重なる領域を有する酸化物半導体膜と,
前記酸化物半導体膜と接する領域を有し,導電性を有する一対の第1の保護膜と,
前記一対の第1の保護膜と接する領域を有する,銅,アルミニウム,金,銀,又はモリブデンを有する一対の第1の導電膜と,
前記一対の第1の導電膜における,前記一対の第1の保護膜が接する面と反対の面で接する第1の領域を有する一対の第2の保護膜と,
絶縁膜と,を有するトランジスタと,
前記ゲート電極と同一の材料を有する第2の導電膜と,
前記第1の保護膜と同一の材料を有する第3の保護膜と,
前記第3の保護膜と接する領域を有し,前記第1の導電膜と同一の材料を有する第3の導電膜と,
前記第3の導電膜と接する領域を有し,前記第2の保護膜と同一の材料を有する第4の保護膜と,
透光性を有する第4の導電膜と,を有し,
前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有し,
前記絶縁膜は,前記酸化物半導体膜と接する領域,及び前記第2の領域と接する領域を有し,
前記第4の導電膜は,前記第2の導電膜と電気的に接続され,
前記第4の導電膜は,前記第3の導電膜と接する領域を有することを特徴とする半導体装置。」

2 なお,本願発明2は,本願発明1に対応する半導体装置の作製方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載
当審拒絶理由に引用された引用文献1(米国特許出願公開第2011/0254002号明細書,2011年(平成23年)10月20日出願公開)には,図面とともに次の事項が記載されている(下線は当審で付した。以下,同じ。)。
「BACKGROUND
[0002] 1. Field of the Invention
[0003] The present invention relates to a display substrate and a method of fabricating the same.」
(当審仮訳:
背景
[0002] 1.発明の分野
[0003] 本発明は,表示基板及びその製造方法に関するものである。)

「SUMMARY
[0010] A display substrate is provided that can prevent the opening of an upper conduction layer and thus improve the reliability.
[0011] A method of fabricating a display substrate is also provided that can prevent the opening of an upper conduction layer and thus improve the reliability.」
(当審仮訳:
発明の概要
[0010] 上部導電層の断線が防止されて信頼性が向上した表示基板を提供することである。
[0011] 上部導電層の断線が防止されて信頼性が向上した表示基板の製造方法を提供することである。)

「DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
<<途中省略>>
[0028] Hereinafter, with reference to FIGS. 1 to 2B , a display substrate according to an exemplary embodiment will be described.
[0029] FIG. 1 is a layout, top view, diagram of a display substrate according to an exemplary embodiment. FIG. 2A is a sectional view taken along lines A-A' and B-B' in FIG. 1 , and FIG. 2B is an enlarged view of region C in FIG. 2A .
<<途中省略>>
[0031] On an insulating substrate 10 of the display region D, gate interconnection patterns 21 and 22 , a gate insulating layer 30 , a semiconductor layer pattern 42 , data interconnection patterns 62 , 65 , and 66 , a protection layer 72 , and a pixel electrode 81 may be formed. On an insulating substrate 10 of the peripheral region P (e.g. an amorphous silicon gate region as illustrated in FIG. 1 (defined herein as "ASG region")), a gate interconnection pattern 24 , a gate insulating layer 30 , a semiconductor layer pattern 44 , a data interconnection pattern 68 , and an ASG bridge electrode 84 may be formed.
<<途中省略>>
[0033] On the insulating substrate 10 , a gate line 21 extends in a first direction (e.g. horizontal direction) and transfers a gate signal. Gate electrodes 22 and 24 protrude away from gate line 21 , and, along with gate line 21 , form gate interconnection patterns 21 , 22 , and 24 . Here, the gate electrode 22 together with source electrode 65 and drain electrode 66 (to be described later) may form terminals of a thin film transistor.
[0034] The gate interconnection patterns 21 , 22 , and 24 may be made of, for example, aluminum-based metal such as aluminum (Al) or an aluminum alloy, silver-based metal such as silver (Ag) or a silver alloy, copper-based metal such as copper (Cu) or a copper alloy, molybdenum-based metal such as molybdenum (Mo) or a molybdenum alloy, and a metallic material such as chrome (Cr), titanium (Ti), tantalum (Ta), and the like. Also, the gate interconnection patterns 21 , 22 , and 24 may have a multilayer structure that includes two conduction layers (not illustrated) having different physical properties.
<<途中省略>>
[0037] On a portion of an upper part of the gate insulating layer 30 , the semiconductor layer patterns 42 and 44 may be formed. The semiconductor layer patterns 42 and 44 are composed, for example, of hydrogenated amorphous silicon, polycrystalline silicon, an organic semiconductor, or the like.
<<途中省略>>
[0040] The data interconnection patterns 62 , 65 , 66 , and 68 may be formed on the semiconductor layer patterns 42 and 44 and the gate insulating layer 30 . Here, the data interconnection patterns 62 , 65 , 66 , and 68 may comprise data lines 62 , data interconnection pattern 68 , source electrode 65 , and drain electrode 66 .
<<途中省略>>
[0042] The source electrode 65 and the drain electrode 66 as described above form a thin film transistor together with the gate electrode 22 . If a voltage is applied to the gate electrode 22 , current flows between the source electrode 65 and the drain electrode 66 . The channel region of the thin film transistor is the region between source electrode 65 and the drain electrode 66 .
[0043] The data interconnection patterns 62 , 65 , 66 , and 68 may have a multilayer structure that is composed of a lower layer of refractory metal and an upper layer of a low-resistant material that is positioned on an upper part of the lower layer. Specifically, with reference to FIG. 2B , the drain electrode 66 , which is one of the data interconnection patterns 62 , 65 , 66 , and 68 , may have a triple-layer structure that comprises first to third electrode layer patterns 66 - 1 to 66 - 3 . In this case, an end portion of the drain electrode (i.e. region C in FIG. 2A ) may have a side surface profile in which end portions of the first and third electrode layer patterns 66 - 1 and 66 - 3 protrude in the first direction (e.g. the horizontal direction) so that they extend beyond an end portion of the second electrode layer pattern 66 - 2 . More specifically, referring to FIG. 2B , the semiconductor layer pattern 42 , the third electrode layer pattern 66 - 3 , the first electrode layer pattern 66 - 1 , and the second electrode layer pattern 66 - 2 may be formed to protrude in the first direction (e.g. horizontal direction) in that order, with the semiconductor layer pattern extending the farthest. Thus, the semiconductor layer pattern 42 is underneath, and extends beyond, the side surfaces of the first, second and third electrode layer patterns 66 - 1 to 66 - 3 . The third electrode layer pattern 66 - 3 is underneath, and extends beyond, the first and second electrode layer patterns 66 - 1 and 66 - 2 . First electrode layer pattern 66 - 1 is above, and extends in a horizontal direction such that the side surface of first electrode layer pattern 66 - 1 is between the side surface of the third electrode layer pattern 66 - 3 and the second electrode layer pattern 66 - 2 . In this case, an end portion of the second electrode layer pattern 66 - 2 may be relatively depressed in the first direction (e.g. horizontal direction) compared to the location of the end portions of the first and third layer patterns 66 - 1 and 66 - 3 . The first and third electrode layer patterns 66 - 1 and 66 - 3 may be made, for example, of molybdenum (Mo) or a molybdenum (Mo) alloy, and the second electrode layer pattern 66 - 2 may be made, for example, of aluminum (Al) or an aluminum (Al) alloy.
[0044] As described above, one end portion of the drain electrode 66 has been exemplified. However, an end portion of another data interconnection pattern 68 (e.g. region D in FIG. 2A ) may be configured in the same manner.
[0045] On the data interconnection patterns 62 , 65 , 66 , and 68 and the semiconductor layer patterns 42 and 44 , a protection layer 72 ( FIG. 2A ) composed of an insulating layer may be formed. The protection layer 72 may be made of, for example, an inorganic material such as silicon nitride or silicon oxide, an organic material having superior planarization characteristics and photosensitivity, or an insulating material having low dielectric constant, such as a-Si:C:O, a-Si:o:F, or the like. The protection layer 72 may be formed by plasma enhanced chemical vapor deposition (PECVD).
<<途中省略>>
[0048] Although not separately illustrated, the first ASG bridge contact electrode 84' in the region D of FIG. 2A may be formed in the same shape as the above-described pixel contact electrode 81', with first, second and third data line interconnection layers disposed so that the second data line interconnection layer is between the first and third data line interconnection layers and is positioned so that an end portion of the second data line interconnection layer may be relatively depressed in the first direction (e.g. horizontal direction) compared to the location of the end portions of the first and third data line interconnection layers. The ASG bridge contact electrode 84' electrically connects the data interconnection pattern 68 with the ASG bridge electrode 84 . Also, the second ASG bridge contact electrode 86' may be connected to the gate electrode 24 and electrically connect the gate electrode 24 , the ASG bridge electrode 84 , and the data interconnection pattern 68 together.
<<途中省略>>
[0070] Then, referring to FIGS. 1 , 6 , and 7 , a protection layer 72 and a sacrificial layer 74 are laminated onto the resultant product. The deposition of the protection layer 72 and the sacrificial layer 74 may be performed using a CVD method.
[0071] In this case, referring to FIG. 8 , an end portion (i.e. region C in FIG. 7 ) of the drain electrode 66 may be formed so that end portions of the first and third electrode layer patterns 66 - 1 and 66 - 3 protrudes in a first direction (e.g. the horizontal direction) so that they extend beyond an end portion of the second electrode layer pattern 66 - 2 . Accordingly, the side surface profile of the protection layer 72 and the sacrificial layer 74 deposited on the drain electrode 66 may be formed to be depressed in a direction of the second electrode layer pattern 66 - 2 as illustrated in FIG. 8 . Although not separately illustrated, an end portion (i.e. region D in FIG. 7 ) of the data interconnection pattern 68 may be also formed so that the side surface profile of the protection layer 72 and the sacrificial layer 74 deposited on the data interconnection pattern 68 may be formed in the same manner as described above.
<<途中省略>>
[0078] Then, referring to FIGS. 1 , 12 , and 13 , a pixel electrode 81 , a conduction material for the pixel electrode 82 , and an ASG bridge electrode 84 may be formed by laminating a transparent conductor such as, for example, ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) or a reflective conductor such as, for example, aluminum onto the resultant product by, for instance, a sputtering method. In this case, a pixel contact electrode 81' and a first ASG bridge contact electrode 84' are also formed in the contact holes 124 and 126 , and as described above, these pixel contact electrode 81' and first ASG bridge contact electrode 84' are formed to be in contact with the upper surfaces of the semiconductor layer patterns 42 and 44 , respectively, so that they are connected to the data interconnection patterns 66 and 68 so as to electrically connect the drain electrode 66 with the pixel electrode 81 and to electrically connect the data interconnection pattern 68 with the ASG bridge electrode 84 . More specifically, as described above, the pixel contact electrode 81' and the first ASG bridge contact electrode 84' may be formed to be in contact with at least one of the first and third electrode layer patterns of the data interconnection patterns 66 and 68 .」
(当審仮訳:
好ましい実施形態の詳細な説明
[0028] 以下,図1?図2Bを参照すると,例示的実施形態による表示基板について説明する。
[0029] 図1は,本実施形態に係る表示基板のレイアウト図,上面図である。図2Aは,図1の線A-A’および線B-B’に沿った断面図であり,図2Bは図2Aにおける領域Cの拡大図である。
<<途中省略>>
[0031] 表示領域Dの絶縁基板10上には,ゲート配線パターン21,22と,ゲート絶縁層30,半導体層42,データ配線62,65,66と,保護膜72と,画素電極81が形成されてもよい。周辺領域P(例えば,図1(ここでは”ASG領域”として定義される)に図示されているようなアモルファスシリコンゲート領域)の絶縁基板10上には,ゲート配線パターン24,ゲート絶縁層30,半導体層44,データ配線68,およびASGブリッジ電極84が形成されてもよい。
<<途中省略>>
[0033] 絶縁性基板10上にゲートライン21は第1方向(例えば,水平方向)に延びており,ゲート信号を伝達する。ゲート電極22及び24は,ゲート線21から離れるように突出しており,そして,ゲート線21とともに,ゲート接続パターン21,22,24を形成する。ここで,ソース電極65及びドレイン電極66(後述)とともにゲート電極22は薄膜トランジスタの端子を形成することができる。
[0034] ゲート配線パターン21,22,24は,例えばアルミニウム(Al)やアルミニウム合金などのアルミニウム系金属,銀(Ag)や銀合金などの銀系金属,銅(Cu)や銅合金など銅系金属,モリブデン(Mo)やモリブデン合金などのモリブデン系金属,クロム(Cr),チタン(Ti),タンタル(Ta)などの金属材料を用いることができる。また,ゲート配線パターン21,22,24は,物理的性質が異なる二つの導電膜(図示せず)を含む多重膜構造を有することができる。
<<途中省略>>
[0037] ゲート絶縁層30の上部の一部に,半導体層パターン42,44を形成することができる。半導体層パターン42,44は,例えば,水素化非晶質シリコン,多結晶シリコン,有機半導体などで構成されている。
<<途中省略>>
[0040] データ配線62,65,66,68はその下部の半導体層パターン42,44及びゲート絶縁膜30上に形成されてもよい。ここで,データ配線62,65,66,68は,データ配線62,データ配線68,ソース電極65,及びドレイン電極66を含むことができる。
<<途中省略>>
[0042] 以上説明したように,ソース電極65及びドレイン電極66は,ゲート電極22と共に薄膜トランジスタを形成している。ゲート電極22に電圧を印加すると,ソース電極65とドレイン電極66との間に電流が流れる。薄膜トランジスタのチャネル領域は,ソース電極65とドレイン電極66との間の領域である。
[0043] データ配線62,65,66および68は,高融点金属からなる下層と,この上に位置した低抵抗物質の上部層から構成される多層構造を有していてもよい。具体的には,図2Bを参照すると,データ配線62,65,66,68のうち,ドレイン電極66は,第1?第3電極層パターン66-1?66-3を含む3層構造を有していてもよい。この場合,ドレイン電極の端部(すなわち,図2Aの領域C)は,前記第2電極物質層パターン66-2の端部を越えて延在する第1及び第3電極層パターン66-1および66-3の端部は第1方向(例えば,水平方向)に突出する側面プロファイルを有することができる。より具体的には,図2Bを参照すると,半導体層パターン42,第3の電極層パターン66-3,第1電極層パターン66-1,及び第2電極層パターン66-2は第1方向(例えば,水平方向)に突出するように形成され,ここで半導体層パターンが最も延びたものであってもよい。このように,半導体層パターン42は下側であり,第1,第2及び第3電極層パターン66-1?66-3の側面を越えて延びている。第3の電極層パターン66-3は下側であり,第1及び第2の電極層パターン66-1および66-2を越えて延びている。第1電極層パターン66-1は上部にあり,第3電極層パターン66-3及び第2電極物質層パターン66-2の側面との間にある第1電極層パターン66-1の側面は水平方向に延びている。この場合,第2電極層パターン66-2の端部は,第1及び第3層パターン66-1および66-3の端部の位置と比較して,第1の方向(例えば水平方向)に相対的に押し下げられていてもよい。第1及び第3の電極層パターン66-1および66-3は,例えばモリブデン(Mo)またはモリブデン(Mo)の合金で形成され,前記第2電極層パターン66-2は,例えばアルミニウム(Al)またはアルミニウム(Al)合金を用いることができる。
[0044] 上述したように,ドレイン電極66の一端部を例に挙げている。しかしながら,別のデータ配線パターン68(例えば,図2A中のDの部分)の端部も同様に構成されてもよい。
[0045] データ配線62,65,66,68と半導体層パターン42,44上には,絶縁層により構成されている保護層72(図2A)を形成することができる。保護層72は,例えば,窒化ケイ素または酸化ケイ素などの無機物,a-Si:C:O,a-Si:o:Fなどの平坦化特性に優れ,感光性を有し,または低い誘電率を有する絶縁物質である有機材料等を用いることができる。保護層72は,プラズマCVD(PECVD)によって形成することができる。
<<途中省略>>
[0048] 別に図示はしなかったが,図2Aの領域DにおけるASGブリッジコンタクト電極84’は,上述した画素コンタクト電極81’と同じ形状に形成されてもよく,ここで第1,第2と第3データライン配線層において,第2のデータ線相互接続層は,第1及び第3のデータ線相互接続層との間にあるように配置され,第2データライン配線層の端部は,第1及び第3データライン配線層の端部の位置と比較して,第1の方向(例えば水平方向)に相対的に押し下げられるように配置される。ASGブリッジコンタクト電極84’は,データ相互接続パターン86とASGブリッジ電極84とを電気的に接続する。また,第2のASGブリッジコンタクト電極86’は,ゲート電極24に接続されて,ゲート電極24と,ASGブリッジ電極84と,データ相互接続パターン86とを共に電気的に接続する。
<<途中省略>>
[0070] 次に,図1,図6及び図7を参照すると,保護層72及び犠牲層74は,結果として得られる製品上に積層されている。保護層72及び犠牲層74の堆積は,CVD法を用いて行うことができる。
[0071] この場合,図8に示すように,ドレイン電極66の端部(例えば,図7の領域C)は第1及び第3の電極層パターン66-1および66-3の端部が第2電極層パターン66-2の端部を超えて第1方向(例えば,水平方向)に延在して突出するように形成されうる。これにより,ドレイン電極66上に堆積された保護層72および犠牲層74の側面形状は,図8に示すように,第2電極層パターン66-2方向に押し下げられるように形成されてもよい。個々に図示しなかったが,データ配線68の端部(例えば図7中の領域D)も上述したものと同様にして,データ配線パターン68上に堆積された保護層72および犠牲層74の側面プロファイルを形成してもよい。
<<途中省略>>
[0078] 次に,図1,図12,及び図13を参照すると,画素電極81と,画素電極82のための導電物質,およびブリッジ電極84を,得られた生成物上に,例えばスパッタ法により,例えば,ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などの透明導電体,または,例えば,アルミニウムのような反射性導電体を積層して形成することができる。この場合にも,画素コンタクト電極81’および第1のASGブリッジコンタクト電極84’は上述されたコンタクトホール124,126内に形成され,これらの画素コンタクト電極81’及び第1のASGブリッジコンタクト電極84’は半導体層パターン42,44の上面に接するように形成され,各々が,データ配線パターン66,68に接続され,ドレイン電極66と画素電極81とが電気的に接続し,データ配線パターン68とASGブリッジ電極84とが電気的に接続するようにしている。より具体的には,上述したように,画素コンタクト電極81’と第1のASGブリッジコンタクト電極84’は,データ配線66,68の第1及び第3電極層パターンのうちの少なくとも一つと接触するように形成されてもよい。)

(2)引用発明1
上記(1)の記載から,引用文献1には,次の発明(以下「引用発明1」という。)が記載されているものと認められる。
「表示領域Dの絶縁基板10上には,ゲート配線パターン21,22と,ゲート絶縁層30,半導体層42,データ配線62,65,66と,保護膜72と,画素電極81が形成されてもよく,周辺領域Pの絶縁基板10上には,ゲート配線パターン24,ゲート絶縁層30,半導体層44,データ配線68,およびASGブリッジ電極84が形成されてもよく,
データ配線62,65,66,68はその下部の半導体層パターン42,44及びゲート絶縁膜30上に形成されてもよい。ここで,データ配線62,65,66,68は,データ配線62,データ配線68,ソース電極65,及びドレイン電極66を含むことができ,
ここで,ソース電極65及びドレイン電極66とともにゲート電極22は薄膜トランジスタの端子を形成することができ,
ゲート配線パターン21,22,24は,例えばアルミニウム(Al)やアルミニウム合金などのアルミニウム系金属,銀(Ag)や銀合金などの銀系金属,銅(Cu)や銅合金など銅系金属,モリブデン(Mo)やモリブデン合金などのモリブデン系金属,クロム(Cr),チタン(Ti),タンタル(Ta)などの金属材料を用いることができ,
ゲート電極22に電圧を印加すると,ソース電極65とドレイン電極66との間に電流が流れ,薄膜トランジスタのチャネル領域は,ソース電極65とドレイン電極66との間の領域であり,
ゲート絶縁層30の上部の一部に,半導体層パターン42,44を形成することができ,半導体層パターン42,44は,例えば,水素化非晶質シリコン,多結晶シリコン,有機半導体などで構成され,
データ配線62,65,66および68は,高融点金属からなる下層と,この上に位置した低抵抗物質の上部層から構成される多層構造を有していてもよく,具体的には,データ配線62,65,66,68のうち,ドレイン電極66は,第1?第3電極層パターン66-1?66-3を含む3層構造を有していてもよく,
第3の電極層パターン66-3は下側であり,第1及び第2の電極層パターン66-1および66-2を越えて延びており,この場合,第2電極層パターン66-2の端部は,第1及び第3層パターン66-1および66-3の端部の位置と比較して,第1の方向(例えば水平方向)に相対的に押し下げられていてもよく,
データ配線68の端部も同様にして,データ配線パターン68上に堆積された保護層72および犠牲層74の側面プロファイルを形成してもよく,
第1及び第3の電極層パターン66-1および66-3は,例えばモリブデン(Mo)またはモリブデン(Mo)の合金で形成され,前記第2電極層パターン66-2は,例えばアルミニウム(Al)またはアルミニウム(Al)合金を用いることができること,
ドレイン電極66の一端部を例に挙げているが,別のデータ配線パターン68の端部も同様に構成されてもよいこと,
データ配線62,65,66,68と半導体層パターン42,44上には,絶縁層により構成されている保護層72を形成することができ,
画素電極81と,画素電極82のための導電物質,およびブリッジ電極84を,例えばスパッタ法により,ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などの透明導電体を積層して形成することができること,
画素コンタクト電極81’および第1のASGブリッジコンタクト電極84’は上述されたコンタクトホール124,126内に形成され,画素コンタクト電極81’と第1のASGブリッジコンタクト電極84’は,データ配線66,68の第1及び第3電極層パターンのうちの少なくとも一つと接触するように形成されてもよく,
第2のASGブリッジコンタクト電極86’は,ゲート電極24に接続されて,ゲート電極24と,ASGブリッジ電極84と,データ相互接続パターン86とを共に電気的に接続する,
表示基板及びその製造方法。」

2 引用文献Aについて
(1)引用文献A(引用文献2)の記載
拒絶査定に引用された引用文献A(当審拒絶理由に引用された引用文献2)(特開2012-243779号公報,平成24年12月10日出願公開)には,図面とともに以下の記載がある。
「【技術分野】
【0001】
本発明は,基板の上に,基板側から順に,薄膜トランジスタの半導体層と,電極に用いられるCu合金膜と,保護膜と,を備えた配線構造であって,当該半導体層が酸化物半導体で構成されている配線構造,および当該配線構造を備えた表示装置に関するものである。本発明の配線構造は,例えば液晶表示装置や有機EL表示装置等の表示装置に代表的に用いられる。」
「【背景技術】
<<途中省略>>
【0008】
このように上述した特許文献の方法はいずれも,酸化物半導体層を用いた表示装置におけるCu配線の酸化防止を直接的に意図したものではなく,特に保護膜形成時のプラズマ処理によるCu配線の酸化を抑制する技術を提供する(例えば,新たな工程を設けずに従前の保護膜形成過程のなかで有効に防止し得る技術を提供する)との観点から検討されたものではない。」
「【発明が解決しようとする課題】
【0011】
本発明は上記事情に着目してなされたものであって,その目的は,酸化物半導体層を用いた表示装置において,保護膜形成時のプラズマ処理によるCu配線の酸化を,例えば新たに特別な工程を設けることなく従前の形成過程において,有効に防止し得る技術を提供することにある。」
「【発明の効果】
【0016】
本発明によれば,Cu合金膜として,保護膜に直接接続する側に配置され,保護膜形成過程においてCuの酸化を抑制し得る元素を含む第二層(Z)と,Cu合金膜全体の電気抵抗低減化に寄与する第一層(X)との積層配線を採用しているため,酸化物半導体層を用いた表示装置において,保護膜形成時のプラズマ処理におけるCu配線の酸化を,基本的には新たに特別な工程を設けることなく従前の形成過程において,有効に防止し得る技術を提供することができた。」
「【発明を実施するための形態】
<<途中省略>>
【0021】
以下,図1(更には図2)を参照しながら,本発明の配線構造を詳細に説明する。図1と図2とは,酸化物半導体層4とCu合金膜5[詳細には,第一層(X)5a]との間に,バリアメタル層10が配置されていないか(図1),配置されているか(図2)だけの点で相違しており,それ以外は同じである。ただし,本発明はこれらの図に限定する趣旨では決してなく,本発明の要件を備えている限り,他の態様も当然のことながら含まれる。例えば図1(および図2)はボトムゲート構造のTFTアレイ基板の例であるが,これに限定されず,例えば,トップゲート構造のTFTアレイ基板に適用しても良い。
【0022】
図1に示すように,基板1上にゲート電極2およびゲート絶縁膜3が形成され,その上に酸化物半導体層4が形成されている。酸化物半導体層4上には,Cu合金のソース電極・ドレイン電極5が形成され,その上に保護膜6が形成され,コンタクトホール7を介して透明導電膜8がドレイン電極5に電気的に接続されている。
【0023】
まず本発明を最も特徴付けるソース電極・ドレイン電極5を構成するCu合金膜について説明する。Cu合金膜は,図1に示すように基板側から順に,第一層(X)5aと第二層(Z)5bを含む積層構造を有しており,第二層(Z)5bの少なくとも一部は,保護膜6と直接接続されている。
【0024】
このうち第一層(X)5aは,純Cu,またはCuを主成分とするCu合金であって第二層(Z)5bよりも電気抵抗率の低いCu合金で構成されている。このような第一層(X)5aを設けることにより,Cu合金膜全体の電気抵抗率を低く抑えることができる。
【0025】
第一層(X)における「Cuを主成分とする」とは,材料を構成する元素のうちCuの質量または原子数が最も多いことを意味し,電気抵抗率の観点からはCuは実質95原子%以上とすることが好ましい。
【0026】
また,「第二層(Z)よりも電気抵抗率の低いCu合金」は,プラズマ酸化耐性向上作用に優れるCu-Z合金で構成されている第二層(Z)に比べて電気抵抗率が低くなるように,第一層(X)5aにおける合金元素の種類および/または含有量を適切に制御すれば良い。電気抵抗率が低い元素(おおむね,純Cu合金並みに低い元素)は,文献に記載の数値などを参照し,公知の元素から容易に選択することができる。ただし,電気抵抗率が高い元素であっても,含有量を少なくすれば(おおむね,0.05?1原子%程度)電気抵抗率を低減できるため,第一層(X)に適用可能な上記合金元素は,電気抵抗率が低い元素に必ずしも限定されない。具体的には,例えば,Cu-0.5原子%Ni,Cu-0.5原子%Zn,Cu-0.3原子%Mnなどが好ましく用いられる。第一層(X)に適用可能な上記合金元素は,酸素ガスや窒素ガスのガス成分を含んでいても良く,例えば,Cu-OやCu-Nなどを用いることができる。なお,第二層(Z)よりも電気抵抗率の低いCu合金は,上述した適用可能な元素を含み,実質的に残部がCuおよび不可避的不純物である。
【0027】
本発明を最も特徴付ける第二層(Z)5bは,Zn,Ni,Ti,Al,Mg,Ca,W,Nb,希土類元素,Ge,およびMnよりなる群(Z群)から選択される少なくとも1種のZ群元素(プラズマ酸化耐性向上元素)を合計で2?20原子%含むCu-Z合金で構成されている。これらの元素は単独で含有しても良いし,2種以上を併用しても良い。単独で含有する場合は,単独の量が上記範囲を満足すれば良く,2種以上を含有する場合は合計量が上記範囲を満足すれば良い。これらの元素は,保護膜形成時のプラズマ処理におけるCu配線の酸化を防止する元素として,数多くの基礎実験から選択したものである。これらの元素が固溶しているCu合金が保護膜形成過程の熱履歴と酸素原子を含むプラズマに曝されると,上記Z群元素はCu膜の表面に拡散してCu元素よりも優先的に酸化することによってCuの酸化を抑制するバリア層となると考えられる。更に後記する実施例に示すように,上記Z群元素は,ウェットエッチング性にも極めて優れている。
<<途中省略>>
【0043】
本発明に用いられるCu合金膜をTFTの半導体層に接続させるに当たっては,図1に示すように酸化物半導体層4とCu合金膜5[詳細には,第一層(X)5a]とを直接接続させても良いし,あるいは,図2に示すように酸化物半導体層4とCu合金膜5[詳細には,第一層(X)5a]との界面にMoやTiなどの高融点金属からなるバリア層10を設けた3層構造としとしても良い。図2の構成によれば,酸化物半導体層4とCu合金膜5との密着性が一層高められる。
<<途中省略>>
【0045】
本発明は,上記Cu合金膜に特徴があり,その他の構成要件は特に限定されない。
【0046】
例えば,酸化物半導体層4としては,液晶表示装置などに用いられる酸化物半導体であれば特に限定されず,例えば,In,Ga,Zn,Ti,およびSnよりなる群から選択される少なくとも1種の元素を含む酸化物からなるものが用いられる。具体的には上記酸化物として,In酸化物,In-Sn酸化物,In-Zn酸化物,In-Sn-Zn酸化物,In-Ga酸化物,Zn-Sn酸化物,Zn-Ga酸化物,In-Ga-Zn酸化物,Zn酸化物,Ti酸化物等の透明酸化物やZn-Sn酸化物にAlやGaをドーピングしたAZTO,GZTOが挙げられる。
<<途中省略>>
【0048】
また,酸化物半導体の上に形成される保護膜6は特に限定されず,表示装置の分野で通常用いられるもの,例えば,窒化シリコン,酸化シリコン,酸窒化シリコンなどが挙げられる。ただし,酸化物半導体は,還元雰囲気下ではその優れた特性が失われるため,酸化物半導体の特性を有効に発揮させるという観点からすれば,酸性雰囲気下で成膜が可能な酸化シリコンや酸窒化シリコンの使用が好ましい。詳細には,保護膜6は,単一の化合物(例えば酸化シリコンのみ)で構成されている必要は必ずしもなく,酸化物半導体の特性を有効に発揮させる程度の酸素を少なくとも含む絶縁性の膜であれば,本発明に用いることができる。」
「【実施例】
<<途中省略>>
【0053】
実施例1
本実施例では,下記の方法により,保護膜形成プロセスを模擬した試料を作製し,電気抵抗およびウェットエッチング゛時の加工性を測定すると共に,Cu合金膜の表面に形成された酸化層の厚みを測定した。
【0054】
(試料の作製)
まず,ガラス基板(コーニング社製EagleXG,直径50.8mm×厚さ0.7mm)を用意し,第一層(X)として純Cu,第二層(Z)として表1に示す種々の元素を含むCu-Z合金が積層されたCu合金膜を,以下のスパッタリング法によって作製した(表1のNo.3?38)。比較のため,No.1では第二層(Z)として純Cuを,No.2では第二層(Z)として純Mo膜が積層された試料を作製した。各層の膜厚は表1に示すとおりである。
<<途中省略>>
【0062】
(加工性の評価)
上記のようにして作製された各試料(SiO_(2)の保護膜あり)について,フォトレジストとしてTSMR8900(東京応化社製)を用いてラインアンドスペースパターン(50μm間隔)に加工した後,各試料を1cm×4cmのサイズに切り出して試験片を作製し,各試験片をエッチング液に浸漬してエッチング処理を行なった。エッチング処理条件は以下の通りである。
エッチング液: 関東化学株式会社製Cu-02
処理温度:室温
薬液量:100ml
処理方法:静置(浸漬)
処理時間:配線膜のエッチング除去が確認できた時間を100%としたとき,その150%(ジャストエッチングから50%オーバーエッチングするまで)に相当する時間までエッチングを行った。
【0063】
次いで,レジストを除去し,試験片端面の膜の断面をSEM電子顕微鏡にて(倍率30000倍)にて観察し,エッチング後の試験片のCu合金膜に庇がある場合を×(加工性不良)と評価し,庇がない場合を○(加工性良好)と評価した。ここで庇とは,エッチング領域の端部断面を上記のようにSEM観察したときに,第一層のエッチング端に比べて,第二層のエッチング端が明確に飛び出て残っているものを言う。参考のため,図5に,庇が残っている場合のエッチング領域の端部断面の状態を図示する。」

(2)引用発明A
上記(1)の記載から,引用文献Aには,次の発明(以下「引用発明A」という。)が記載されているものと認められる。
「基板1上にゲート電極2およびゲート絶縁膜3が形成され,その上に酸化物半導体層4が形成され,酸化物半導体層4上には,Cu合金のソース電極・ドレイン電極5が形成され,その上に保護膜6が形成され,コンタクトホール7を介して透明導電膜8がドレイン電極5に電気的に接続されており,
ソース電極・ドレイン電極5を構成するCu合金膜について,Cu合金膜は,基板側から順に,第一層(X)5aと第二層(Z)5bを含む積層構造を有しており,第二層(Z)5bの少なくとも一部は,保護膜6と直接接続されており,
このうち第一層(X)5aは,純Cu,またはCuを主成分とするCu合金であって第二層(Z)5bよりも電気抵抗率の低いCu合金で構成され,
第二層(Z)5bは,Zn,Ni,Ti,Al,Mg,Ca,W,Nb,希土類元素,Ge,およびMnよりなる群(Z群)から選択される少なくとも1種のZ群元素(プラズマ酸化耐性向上元素)を合計で2?20原子%含むCu-Z合金で構成され,
Cu合金膜をTFTの半導体層に接続させるに当たっては,酸化物半導体層4とCu合金膜5[詳細には,第一層(X)5a]とを直接接続させても良いし,あるいは,酸化物半導体層4とCu合金膜5[詳細には,第一層(X)5a]との界面にMoやTiなどの高融点金属からなるバリア層10を設けた3層構造としとしても良く,酸化物半導体層4とCu合金膜5との密着性が一層高められる,
ボトムゲート構造のTFTアレイ基板。」

3 引用文献Bについて
(1)引用文献B(引用文献3)の記載
拒絶査定に引用された引用文献B(当審拒絶理由に引用された引用文献3)(特開2012-99796号公報,平成24年5月24日出願公開)には,図面とともに以下の記載がある。
「【技術分野】
【0001】
本発明は,薄膜素子とその作製方法に関する。また,半導体装置とその作製方法に関する。なお,本明細書において,半導体装置とは,半導体素子自体または半導体素子を含むものをいい,このような半導体素子として,例えばトランジスタ(薄膜トランジスタなど)が挙げられる。また,液晶表示装置などの表示装置も半導体装置に含まれる。」
「【発明が解決しようとする課題】
<<途中省略>>
【0008】
本発明の一態様は,レジストマスクの除去に水を含む薬液を用いても,半導体層の全面が水分などに曝されることなく実現することが可能な半導体装置の作製方法を提供することを課題とする。特に,半導体層がレジストマスクを剥離する際,水を含む剥離液に曝されない作製方法を提供することを課題とする。」
「【発明の効果】
【0014】
本発明の一態様によれば,特定の層の全面が水分などに曝されることなく,薄膜素子を作製することができる。従って,半導体層の全面が水分などに曝されることなく,トランジスタなどの半導体素子を作製することができる。
【0015】
本発明の一態様によれば,レジスト残りを生じさせることなく,特定の層の全面を水分に曝さずに薄膜素子を作製することができる。従って,半導体層の全面を水分に曝さずに半導体素子を作製することができる。」
「【発明を実施するための形態】
<<途中省略>>
【0047】
(実施の形態4)
本実施の形態では,本発明の一態様である半導体素子の作製方法について説明する。本実施の形態では,半導体素子の例としてトランジスタを挙げるが,これに限定されるものではない。
【0048】
本実施の形態で説明するトランジスタの作製方法の一は,ゲート電極層206を覆って設けられたゲート絶縁層208上に半導体膜210,導電膜212及びマスク膜214をこの順に積層して形成し,マスク膜214上に第1のレジストマスク216を形成し,第1のレジストマスク216を用いてマスク膜214をドライエッチングまたはウエットエッチングすることで第1のマスク層218を形成し,第1のレジストマスク216を除去し,第1のマスク層218を用いて導電膜212と半導体膜210をドライエッチングすることで,導電層220と半導体層222を形成し,少なくとも導電層220と半導体層222を覆って絶縁膜224を形成し,絶縁膜224をエッチバック処理することで,少なくとも半導体層222の側面のすべてを覆ってサイドウォール絶縁層226を形成し,第1のマスク層218上に第2のレジストマスク230を形成し,第2のレジストマスク230を用いて第1のマスク層218をドライエッチングまたはウエットエッチングすることで第2のマスク層232を形成し,第2のレジストマスク230を除去し,第2のマスク層232を用いて導電層220をドライエッチングすることでソース電極及びドレイン電極層234を形成することを特徴とする。本実施の形態のトランジスタの作製方法について図5乃至図7を参照して説明する。
<<途中省略>>
【0060】
半導体膜210は,半導体膜であればよく,単層であってもよいし,複数の層が積層された積層構造であってもよい。半導体膜210として,例えば,酸化物半導体膜またはシリコン膜が挙げられる。
【0061】
半導体膜210が酸化物半導体膜である場合には,四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や,三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体,In-Sn-Zn-O系酸化物半導体,In-Al-Zn-O系酸化物半導体,Sn-Ga-Zn-O系酸化物半導体,Al-Ga-Zn-O系酸化物半導体,Sn-Al-Zn-O系酸化物半導体や,二元系金属酸化物であるIn-Zn-O系酸化物半導体,Sn-Zn-O系酸化物半導体,Al-Zn-O系酸化物半導体,Zn-Mg-O系酸化物半導体,Sn-Mg-O系酸化物半導体,In-Mg-O系酸化物半導体や,In-O系酸化物半導体,Sn-O系酸化物半導体,Zn-O系酸化物半導体などを用いることができる。また,酸化物半導体膜がSiO_(2)を含んでいてもよい。ここで,例えば,In-Ga-Zn-O系酸化物半導体膜とは,In,GaまたはZnを有する酸化物半導体膜をいい,その化学量論比はとくに問わない。また,InとGaとZn以外の元素を含んでいてもよい。
【0062】
半導体膜210が酸化物半導体膜である場合には,例えば,化学式InMO_(3)(ZnO)_(m)(m>0)で表記されるものを用いるということもできる。ここで,Mは,Ga,Al,Mn及びCoから選ばれた一または複数の金属元素を示す。例えばMとして,Ga,Ga及びAl,Ga及びMn,またはGa及びCoなどが挙げられる。または,酸化物半導体膜はSiO_(2)を含んでいてもよい。
【0063】
また,酸化物半導体膜をスパッタリング法で形成するためのターゲットとしては,例えば,組成比として,In_(2)O_(3):Ga_(2)O_(3):ZnO=1:1:1[mol数比]の酸化物ターゲットを用いる。ただし,このターゲットの材料及び組成に限定されず,例えば,In_(2)O_(3):Ga_(2)O_(3):ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。
【0064】
ここでは,半導体膜210が酸化物半導体膜であり,スパッタリング法で形成される場合には,希ガス(例えばAr)雰囲気下,酸素雰囲気下,または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
【0065】
また,酸化物ターゲットの充填率は90%以上100%以下,好ましくは95%以上99.9%以下である。このように,充填率の高い酸化物ターゲットを用いることにより,成膜される酸化物半導体膜を緻密な膜とすることができる。
【0066】
半導体膜210が酸化物半導体膜である場合には,半導体膜210に接するゲート絶縁層208を酸化シリコンにより形成し,後に形成するサイドウォール絶縁層226も酸化シリコンにより形成し,酸化物半導体膜の脱水化または脱水素化を行うことが可能な条件で加熱処理を行うとよい。このように加熱処理を行う場合であっても,酸化物半導体膜が水分に曝されていないため,加熱処理時間は従来よりも短時間でよい。
<<途中省略>>
【0075】
導電膜212は,例えば,スパッタリング法またはCVD法(プラズマCVD法または熱CVD法などを含む。)などを用いて形成すればよい。または,インクジェット法などを用いて形成してもよい。なお,導電膜212は,単層で形成してもよいし,複数の層を積層して形成してもよい。例えば,Ti層上にAl層が設けられた2層の積層構造とすればよい。
【0076】
マスク膜214は,後の第1のエッチング工程及び第3のエッチング工程でエッチングされない(されにくい)材料により形成すればよい。マスク膜214として,例えば,酸化シリコン膜または窒化シリコン膜などの絶縁膜を用いることができる。または,マスク膜214として,例えば,金属膜を用いることができる。金属膜を用いた場合には,電極層の一部として用いることができる。
<<途中省略>>
【0092】
次に,第2のマスク層232を用いて導電層220をドライエッチングすることで,ソース電極及びドレイン電極層234を形成する。本実施の形態において,この工程を第4のエッチング工程と呼ぶ(図7(D))。本実施の形態において,第4のエッチング工程によってソース電極及びドレイン電極層234とサイドウォール絶縁層226の間に空間(溝)が形成され,互いが分離される。すなわち,ソース電極及びドレイン電極層234とサイドウォール絶縁層226は互いに接触していない。
<<途中省略>>
【0104】
(実施の形態5)
実施の形態4で説明した半導体素子(トランジスタ)は,表示装置の画素トランジスタとして用いることができる。
【0105】
本実施の形態の画素トランジスタの作製方法は,実施の形態4にて説明した作製方法を適用して作製したトランジスタの少なくともソース電極及びドレイン電極層234,半導体層222を覆って保護絶縁膜236を形成し,保護絶縁膜236のソース電極及びドレイン電極層234と重畳する部分に,ソース電極及びドレイン電極層234を露出させる開口部240を形成し,開口部240を介してソース電極及びドレイン電極層234と接続されるように,保護絶縁膜236上に画素電極層246を位置選択的に形成することを特徴とする。本実施の形態の薄膜素子の作製方法について図8を参照して説明する。
【0106】
まず,実施の形態4にて説明した作製方法を適用して作製したトランジスタの少なくとも第2のマスク層232,ソース電極及びドレイン電極層234,半導体層222を覆って保護絶縁膜236を形成する(図8(A))。」

(2)引用発明B
上記(1)の記載から,引用文献Bには,次の発明(以下「引用発明B」という。)が記載されているものと認められる。
「ゲート電極層206を覆って設けられたゲート絶縁層208上に半導体膜210,導電膜212及びマスク膜214をこの順に積層して形成し,マスク膜214上に第1のレジストマスク216を形成し,第1のレジストマスク216を用いてマスク膜214をドライエッチングまたはウエットエッチングすることで第1のマスク層218を形成し,第1のレジストマスク216を除去し,第1のマスク層218を用いて導電膜212と半導体膜210をドライエッチングすることで,導電層220と半導体層222を形成し,少なくとも導電層220と半導体層222を覆って絶縁膜224を形成し,絶縁膜224をエッチバック処理することで,少なくとも半導体層222の側面のすべてを覆ってサイドウォール絶縁層226を形成し,第1のマスク層218上に第2のレジストマスク230を形成し,第2のレジストマスク230を用いて第1のマスク層218をドライエッチングまたはウエットエッチングすることで第2のマスク層232を形成し,第2のレジストマスク230を除去し,第2のマスク層232を用いて導電層220をドライエッチングすることでソース電極及びドレイン電極層234を形成することを特徴とする表示装置の画素トランジスタの作製方法であって,
半導体膜210は,半導体膜であればよく,半導体膜210として,例えば,酸化物半導体膜またはシリコン膜が挙げられ,
導電膜212は,例えば,スパッタリング法またはCVD法などを用いて形成すればよく,導電膜212は,複数の層を積層して形成してもよく,例えば,Ti層上にAl層が設けられた2層の積層構造とすればよく,
マスク膜214として,例えば,酸化シリコン膜または窒化シリコン膜などの絶縁膜を用いることができ,または,マスク膜214として,例えば,金属膜を用いることができ,金属膜を用いた場合には,電極層の一部として用いることができ,
少なくともソース電極及びドレイン電極層234,半導体層222を覆って保護絶縁膜236を形成し,保護絶縁膜236のソース電極及びドレイン電極層234と重畳する部分に,ソース電極及びドレイン電極層234を露出させる開口部240を形成し,開口部240を介してソース電極及びドレイン電極層234と接続されるように,保護絶縁膜236上に画素電極層246を位置選択的に形成する,
表示装置の画素トランジスタの作製方法。」

4 その他の引用文献について
(1)引用文献4(引用文献D)について
当審拒絶理由に引用された引用文献4(拒絶査定に引用された引用文献D)(特開2012-18970号公報,平成24年1月26日出願公開)には,図面とともに以下の記載がある。
「【0043】
次に,これらの上からITO等の第1の透明導電膜をスパッタ法等により基板1全面に成膜する。そして,第3のフォトリソグラフィー工程及び微細加工技術により,この第1の透明導電膜をパターニングする。本実施の形態1では,画素電極6の形成領域上と,TFT50のチャネル領域を除く第2の金属膜パターン上とに,第1の透明導電膜が残存するようにパターニングする。これにより,ソース配線44上と,ソース配線44から分岐した部分のうちソース電極4となる領域上とに,透明導電パターン6aが形成される。また,ソース配線44から分岐した部分のうちドレイン電極5となる領域上に一部が重なるように,画素電極6が形成される。第1の透明導電膜によって形成された透明導電パターン6a及び画素電極6は,後述するチャネルエッチの工程においてエッチングバリアパターンとして機能する。
【0044】
なお,第1の透明導電膜は,ITOであってもよいし,IZO,ITZOでもよい。また,第1の透明導電膜を非晶質の状態で成膜した場合は,シュウ酸のような弱い酸をエッチング液として使用することができる。第2の金属膜として,たとえば,高融点金属を用いた場合,第1の透明導電膜のエッチングの際に,第2の金属膜パターンをエッチングしないようなエッチング液を選択するのは比較的容易であるため,第2の金属膜パターンからなるソース配線44の断線をさらに低減することが可能となる。
【0045】
続いて,画素電極6及び透明導電パターン6aをマスクとして,第2の金属膜とチャネル領域上のオーミックコンタクト膜3をエッチングする。具体的には,画素電極6又は透明導電パターン6aに覆われずに露出した部分の第2の金属膜をエッチングにより除去する。これにより,チャネル領域上の第2の金属膜が除去され,ソース電極4とドレイン電極5とが分離される。さらに,第2の金属膜を除去することによって表面に露出した,チャネル領域上のオーミックコンタクト膜3をエッチングにより除去する。これにより,図6及び図11に示すように,TFT50のチャネル領域となる半導体層2が露出する。このように,本実施の形態1では,第1の透明導電膜によって形成された透明導電パターン6a及び画素電極6をエッチングバリアパターンとして用いて,チャネル領域上の第2の金属膜とオーミックコンタクト膜3とを除去することができる。」

(2)引用文献5(引用文献C)について
当審拒絶理由に引用された引用文献5(拒絶査定に引用された引用文献C)(特開2002-110631号公報,平成14年4月12日出願公開)には,図面とともに以下の記載がある。
「【0006】
【発明が解決しようとする課題】しかし,多層膜について,同一のレジストパターンの下で連続してエッチングを施す際,下方の膜のサイドエッチングの度合いがこれに接する上方の膜のサイドエッチングの度合いより大きいといった場合には,上方の膜の縁部が下方の膜の輪郭より外側にひさし(庇)状に張り出してしまうことがある。
【0007】「ひさし部分」(オーバーハング部)が形成される例について,図10に示す例により,さらに説明する。
【0008】図10に示す例では,多層膜が,金属膜5と,これを直接覆う透明導電材料膜4とからなる。レジストパターン9の形成後,まず透明導電材料膜4に対するパターニングを行ない,次いで,同一のレジストパターン9の下で,金属膜5に対するパターニングを行なう。透明導電材料膜4と金属膜5とを同時に効率良くエッチングするのは一般に困難であるため,それぞれについて選択的にエッチングするエッチング剤を用いてパターニングを行なうのである。
【0009】ところが,図7に示すように下層である金属膜5についてのサイドエッチングが,上層である透明導電材料膜4についてのサイドエッチングより大きい場合,透明導電材料膜4がパターンの外側へと張り出した,「ひさし部分」が形成される。
【0010】このように,得られる多層膜のパターンの端面に「ひさし部分」が形成されると,エッチング終了後に,レジストパターンを剥離する工程や洗浄の工程において,「ひさし部分」が剥がれて微細なチリを生成(発塵)し,短絡等の不良の原因となる。
【0011】また,多層膜パターンの端面が被覆膜により被覆される場合には,ひさし部分の形成個所で被覆膜に亀裂が走る,いわゆる「段切れ」という問題が生じる。被覆膜が保護絶縁膜である場合には段切れの個所で絶縁不良となり,被覆膜が導電膜である場合には,段切れの個所で電気的な接続が不良となる。」

(3)引用文献Eについて
拒絶査定に引用された引用文献E(特開2010-147458号公報,平成22年7月1日出願公開)には,図面とともに以下の記載がある。
「【0036】
また,ソース/ドレイン電極S/Dの1つの層は,トランジスタの半導体層110に使用する透明半導体を使用し,半導体としては,ZnO(屈折率=1.93),SnO2(2.0),ZnSnOx,InGaZnOx,GaN(2.5),AlN(2.05),InNとこれらの組合せであるAlGaN,GaInN,AlInN,AlGaInN,ZnS(2.4)などが挙げられる。すなわち,半導体を使用して透明導電体/金属/半導体,絶縁体/金属/半導体を形成する場合,その自体を透明電極として使用することができる。」

第6 対比・判断
1 本願発明1について
(1)引用文献1を主引例とした対比・判断
ア 対比
本願発明1(上記第4の1)と,引用発明1(上記第5の1(2))とを対比すると,以下のとおりとなる。
(ア)引用発明1の「ゲート電極22」,「ゲート絶縁層30」,「第3の電極層パターン66-3」,「第2の電極層パターン66-2」,「第1の電極層パターン66-1」,「保護層72」,「薄膜トランジスタ」はそれぞれ本願発明1の「ゲート電極」,「ゲート絶縁膜」,「第1の保護膜」,「第1の導電膜」,「第2の保護膜」,「絶縁膜」,「トランジスタ」に相当する。
(イ)引用発明1の「半導体層パターン42」は,「ゲート電極22」,「ゲート絶縁層30」の上部に形成され,「例えば,水素化非晶質シリコン,多結晶シリコン,有機半導体などで構成され」るものであるので,本願発明1の「前記ゲート絶縁膜と接する領域を有し,前記ゲート電極と重なる領域を有する酸化物半導体膜」と,「前記ゲート絶縁膜と接する領域を有し,前記ゲート電極と重なる領域を有する」「半導体膜」という点で共通する。
(ウ)引用発明1の「ゲート電極22」と「ゲート電極24」は共に「例えばアルミニウム(Al)やアルミニウム合金などのアルミニウム系金属,銀(Ag)や銀合金などの銀系金属,銅(Cu)や銅合金など銅系金属,モリブデン(Mo)やモリブデン合金などのモリブデン系金属,クロム(Cr),チタン(Ti),タンタル(Ta)などの金属材料を用いることができ」るので,引用発明1の「ゲート電極24」は本願発明1の「第2の導電膜」に相当する。
(エ)引用発明1の「データ配線66」と「データ配線68」は共に「高融点金属からなる下層と,この上に位置した低抵抗物質の上部層から構成される多層構造を有していてもよく」,「ドレイン電極66は,第1?第3電極層パターン66-1?66-3を含む3層構造を有していてもよく」,「ドレイン電極66の一端部を例に挙げているが,別のデータ配線パターン68の端部も同様に構成されてもよいこと」から,引用発明1の「データ配線パターン68」の「第3電極層パターン」,「第2電極層パターン」,「第1電極層パターン」はそれぞれ,本願発明1の「第3の保護膜」,「第3の導電膜」,「第4の保護膜」に相当する。
(オ)引用発明1の「ブリッジ電極84」は「ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などの透明導電体を積層して形成することができる」ものであるので,本願発明1の「第4の導電膜」に相当する。
(カ)引用発明1の「第1の電極層パターン66-1」につき「第2電極層パターン66-2の端部は,第1及び第3層パターン66-1」「の端部の位置と比較して,第1の方向(例えば水平方向)に相対的に押し下げられていてもよ」いものであるので,本願発明1の「前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有し」を充足する。
(キ)引用発明1の「保護層72」は「データ配線66」と「半導体層パターン42」上に,「絶縁層により構成されている保護層72を形成することができ」るものであるので,本願発明1の「前記絶縁膜は,前記」「半導体膜と接する領域,及び前記第2の領域と接する領域を有し」を充足する。
(ク)引用発明1の「ブリッジ電極84」は「ゲート電極24」と電気的に接続されているので,本願発明1の「前記第4の導電膜は,前記第2の導電膜と電気的に接続され」を充足する。
(ケ)上記(ア)ないし(ク)より,引用発明1の「表示基板」は,本願発明1の「半導体装置」に相当する。
(コ)したがって,本願発明1と,引用発明1とは,下記(サ)の点で一致し,下記(シ)の点で相違する。
(サ)一致点
「ゲート電極と,
前記ゲート電極と接する領域を有するゲート絶縁膜と,
前記ゲート絶縁膜と接する領域を有し,前記ゲート電極と重なる領域を有する半導体膜と,
前記半導体膜と接する領域を有し,導電性を有する一対の第1の保護膜と,
前記一対の第1の保護膜と接する領域を有する,銅,アルミニウム,金,銀,又はモリブデンを有する一対の第1の導電膜と,
前記一対の第1の導電膜における,前記一対の第1の保護膜が接する面と反対の面で接する第1の領域を有する一対の第2の保護膜と,
絶縁膜と,を有するトランジスタと,
前記ゲート電極と同一の材料を有する第2の導電膜と,
前記第1の保護膜と同一の材料を有する第3の保護膜と,
前記第3の保護膜と接する領域を有し,前記第1の導電膜と同一の材料を有する第3の導電膜と,
前記第3の導電膜と接する領域を有し,前記第2の保護膜と同一の材料を有する第4の保護膜と,
透光性を有する第4の導電膜と,を有し,
前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有し,
前記絶縁膜は,前記半導体膜と接する領域,及び前記第2の領域と接する領域を有し,
前記第4の導電膜は,前記第2の導電膜と電気的に接続されることを特徴とする半導体装置。」
(シ)相違点
a 相違点1
本願発明1においては「トランジスタ」が「酸化物半導体膜」を有するのに対して,引用発明1においては,「水素化非晶質シリコン,多結晶シリコン,有機半導体などで構成され」る「半導体層パターン」である点。
b 相違点2
本願発明1においては「前記第4の導電膜は,前記第3の導電膜と接する領域を有」しているのに対して,引用発明1においては,「ブリッジ電極84」は「データ配線68」と接続しているものの,その上面および下面である「第1電極層パターン」や「第3電極層パターン」と接続されており,その間の「第2電極層パターン」と接する領域を有さない点。

イ 相違点についての判断
上記相違点について,判断する。
(ア)相違点2について
事案に鑑み,相違点2(上記ア(シ)b)について,検討をする。
a 引用文献1においては,「画素コンタクト電極81’と第1のASGブリッジコンタクト電極84’は,データ配線66,68の第1及び第3電極層パターンのうちの少なくとも一つと接触するように形成されてもよい」(当審仮訳,段落【0078】)と記載され,明示的に,「第1のASGブリッジコンタクト電極84’」が「データ配線68」の「第2電極層パターン」と接触しないことが示されている。
b これは,引用文献1における「データ配線68」の側面プロファイルにおいて,第2電極層パターンが「第1の方向(例えば水平方向)に相対的に押し下げられてい」ることから導かれる事項である。
c そして,引用文献1においては,上記側面プロファイルを有することを前提として,「第1のASGブリッジコンタクト電極84’」が「データ配線68」の「第1及び第3電極層パターン」と「接触するように形成」されることで,「データ配線パターン68とASGブリッジ電極84とが電気的に接続するようにしている」(当審仮訳,段落【0078】)ものであり,第1及び第3電極層パターンの間の第2電極層パターンと,「ASGブリッジ電極84」とを接続させる,すなわち,本願発明1における「前記第4の導電膜は,前記第3の導電膜と接する領域を有」する動機付けは認められない。
d また,引用文献2ないし5や,引用文献Eの記載を検討しても,上記技術的事項が周知な設計変更とも認められない。
e してみれば,引用発明1において,本願発明1のように「前記第4の導電膜は,前記第3の導電膜と接する領域を有」することは,当業者が容易になし得たこととはいえない。
f そして,本願発明1は,上記相違点2に係る構成を備えることによって,本願の発明の詳細な説明に記載された,「透光性を有する導電膜320aにより,導電膜304b及び導電膜313cを接続することで,導電膜304b及び導電膜313cが直接接する接続部を作製する必要が無くなり,フォトマスクを1枚少なくすることができる。即ち,半導体装置の作製工程を削減することが可能である。」(本願明細書,段落【0265】)という顕著な効果を奏するものと認められる。
(イ)したがって,本願発明1は,相違点1についての判断をするまでもなく,引用発明1,引用文献2ないし5,Eに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

(2)引用文献Aを主引例とした対比・判断
ア 対比
本願発明1(上記第4の1)と,引用発明A(上記第5の2(2))とを対比すると,以下のとおりとなる。
(ア)引用発明Aの「ゲート電極2」,「ゲート絶縁膜3」,「酸化物半導体層4」,「バリア層10」,「第一層(X)5a」,「第二層(Z)5b」,「保護膜6」,「TFT」は,それぞれ,本願発明1の「ゲート電極」,「ゲート絶縁膜」,「酸化物半導体膜」,「第1の保護膜」,「第1の導電膜」,「第2の保護膜」,「絶縁膜」,「トランジスタ」に相当する。
(イ)上記(ア)より,引用発明Aの「ボトムゲート構造のTFTアレイ基板」は,本願発明1の「半導体装置」に相当する。
(ウ)したがって,本願発明1と,引用発明Aとは,下記(エ)の点で一致し,下記(オ)の点で相違する。
(エ)一致点
「ゲート電極と,
前記ゲート電極と接する領域を有するゲート絶縁膜と,
前記ゲート絶縁膜と接する領域を有し,前記ゲート電極と重なる領域を有する酸化物半導体膜と,
前記酸化物半導体膜と接する領域を有し,導電性を有する一対の第1の保護膜と,
前記一対の第1の保護膜と接する領域を有する,銅,アルミニウム,金,銀,又はモリブデンを有する一対の第1の導電膜と,
前記一対の第1の導電膜における,前記一対の第1の保護膜が接する面と反対の面で接する第1の領域を有する一対の第2の保護膜と,
絶縁膜と,を有するトランジスタと,
を有することを特徴とする半導体装置。」
(オ)相違点
a 相違点3
本願発明1においては「前記ゲート電極と同一の材料を有する第2の導電膜と,前記第1の保護膜と同一の材料を有する第3の保護膜と,前記第3の保護膜と接する領域を有し,前記第1の導電膜と同一の材料を有する第3の導電膜と,前記第3の導電膜と接する領域を有し,前記第2の保護膜と同一の材料を有する第4の保護膜と,透光性を有する第4の導電膜と,を有し,前記第4の導電膜は,前記第2の導電膜と電気的に接続され,前記第4の導電膜は,前記第3の導電膜と接する領域」を有しているのに対して,引用発明Aにおいては,そのような構成を有してはいない点。
b 相違点4
本願発明1においては「前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有し,前記絶縁膜は,前記酸化物半導体膜と接する領域,及び前記第2の領域と接する領域」を有しているのに対して,引用発明Aにおいては,「第二層(Z)5b」は「第一層(X)5a」より外側に突出した庇を有するのか否かが不明な点。

イ 相違点についての判断
上記相違点について,判断する。
(ア)相違点4について
事案に鑑み,相違点4(上記ア(オ)b)について,検討をする。
a 引用発明Aにおいては,その実施例として,「ガラス基板」「を用意し,第一層(X)として純Cu,第二層(Z)として表1に示す種々の元素を含むCu-Z合金が積層されたCu合金膜を,以下のスパッタリング法によって作製」(引用文献1,段落【0054】)している。
b そして,上記aの実施例の評価項目の一つとして,「加工性の評価」を行っている。ここで「加工性の評価」の手法であるが,「上記のようにして作製された各試料」について,「各試料を1cm×4cmのサイズに切り出して試験片を作製し,各試験片をエッチング液に浸漬してエッチング処理を行な」(段落【0062】)い,「試験片端面の膜の断面をSEM電子顕微鏡にて」「観察し,エッチング後の試験片のCu合金膜に庇がある場合を×(加工性不良)と評価し,庇がない場合を○(加工性良好)と評価した。ここで庇とは,エッチング領域の端部断面を上記のようにSEM観察したときに,第一層のエッチング端に比べて,第二層のエッチング端が明確に飛び出て残っているものを言う。」(段落【0063】)という評価を行っている。
c すなわち,上記bにて明らかなように,引用文献Aにおける実施例において,庇,すなわち,第一層のエッチング端に比べて,第二層のエッチング端が明確に飛び出て残っているものが「加工性不良」と評価されうるものであり,引用文献Aにおいて,庇を生じせしめる態様は,上記を前提とすれば,加工性不良な実施例であると言える。
d してみれば,引用発明Aにおいて,「第二層(Z)5b」が「第一層(X)5a」より外側に突出した領域を有するための動機付けを見出すことはできない。
e すなわち,引用発明Aにおいて,本願発明1のように「前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有」することは,当業者が容易になし得たこととはいえない。
(イ)したがって,本願発明1は,相違点3についての判断をするまでもなく,引用発明A,引用文献1,3ないし5,Eに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

(3)引用文献Bを主引例とした対比・判断
ア 対比
本願発明1(上記第4の1)と,引用発明B(上記第5の3(2))とを対比すると,以下のとおりとなる。
(ア)引用発明Bの「ゲート電極層206」,「ゲート絶縁層208」,「酸化物半導体膜」である「半導体膜210」,「積層構造」である「ソース電極及びドレイン電極層234」の下層である「Ti層」,「積層構造」である「ソース電極及びドレイン電極層234」の上層である「Al層」,「酸化シリコン膜または窒化シリコン膜などの絶縁膜」である「第2のマスク層232」,「保護絶縁膜236」,「表示装置の画素トランジスタ」は,それぞれ,本願発明1の「ゲート電極」,「ゲート絶縁膜」,「酸化物半導体膜」,「第1の保護膜」,「第1の導電膜」,「第2の保護膜」,「絶縁膜」,「トランジスタ」に相当する。
(イ)上記(ア)より,引用発明Bの「表示装置」は,本願発明1の「半導体装置」に相当する。
(ウ)したがって,本願発明1と,引用発明Bとは,下記(エ)の点で一致し,下記(オ)の点で相違する。
(エ)一致点
「ゲート電極と,
前記ゲート電極と接する領域を有するゲート絶縁膜と,
前記ゲート絶縁膜と接する領域を有し,前記ゲート電極と重なる領域を有する酸化物半導体膜と,
前記酸化物半導体膜と接する領域を有し,導電性を有する一対の第1の保護膜と,
前記一対の第1の保護膜と接する領域を有する,銅,アルミニウム,金,銀,又はモリブデンを有する一対の第1の導電膜と,
前記一対の第1の導電膜における,前記一対の第1の保護膜が接する面と反対の面で接する第1の領域を有する一対の第2の保護膜と,
絶縁膜と,を有するトランジスタと,
を有することを特徴とする半導体装置。」
(オ)相違点
a 相違点5
本願発明1においては「前記ゲート電極と同一の材料を有する第2の導電膜と,前記第1の保護膜と同一の材料を有する第3の保護膜と,前記第3の保護膜と接する領域を有し,前記第1の導電膜と同一の材料を有する第3の導電膜と,前記第3の導電膜と接する領域を有し,前記第2の保護膜と同一の材料を有する第4の保護膜と,透光性を有する第4の導電膜と,を有し,前記第4の導電膜は,前記第2の導電膜と電気的に接続され,前記第4の導電膜は,前記第3の導電膜と接する領域」を有しているのに対して,引用発明Bにおいては,そのような構成を有してはいない点。
b 相違点6
本願発明1においては「前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有し,前記絶縁膜は,前記酸化物半導体膜と接する領域,及び前記第2の領域と接する領域」を有しているのに対して,引用発明Bにおいては,「第2のマスク層232」は「ソース電極及びドレイン電極層234」より外側に突出した領域を有するのか否かが不明な点。

イ 相違点についての判断
上記相違点について,判断する。
(ア)相違点6について
事案に鑑み,相違点6(上記ア(オ)b)について,検討をする。
a 引用発明Bにおいては,「第2のマスク層232を用いて導電層220をドライエッチングすることで,ソース電極及びドレイン電極層234を形成する。」(段落【0092】)とあり,「ソース電極及びドレイン電極層234」はドライエッチングにより形成されている。
b そして,「第2のマスク層232を用いて導電層220をドライエッチングすること」すなわち,上方からのイオンやラジカルによりドライエッチングをするものであることは,その作用機序から明らかであり,「ソース電極及びドレイン電極層234」の側方が,「第2のマスク層232」よりも内側に入り込ませる動機付けも認められない。
c すなわち,引用発明Bにおいて,本願発明1のように「前記一対の第2の保護膜は,前記一対の第1の導電膜より外側に突出した第2の領域を有」することは,当業者が容易になし得たこととはいえない。
(イ)したがって,本願発明1は,相違点5についての判断をするまでもなく,引用発明B,引用文献1,2,4,5,Eに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

2 本願発明2について
本願発明2は,本願発明1の半導体装置の作製方法の発明(上記第4の2)であって,本願発明1の発明特定事項に対応する構成を有するものであるので,本願発明2もまた,本願発明1と同じ理由により,引用発明1,引用文献2ないし5,Eに記載された技術的事項に基づいて,または,引用発明A,引用文献1,3ないし5,Eに記載された技術的事項に基づいて,または,引用発明B,引用文献1,2,4,5,Eに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

第7 当審拒絶理由について
1 特許法第36条第6項第1号(サポート要件)について
当審では,当審拒絶理由において特許請求の範囲の請求項1ないし7の記載が,明細書のサポート要件に適合しない旨の拒絶の理由を通知しているが,本件補正により,本願発明1,2になった結果,「透光性を有する導電膜320aにより,導電膜304b及び導電膜313cを接続することで,導電膜304b及び導電膜313cが直接接する接続部を作製する必要が無くなり,フォトマスクを1枚少なくすることができる。即ち,半導体装置の作製工程を削減することが可能である。」(本願明細書,段落【0265】)(上記第6の1(1)イ(ア)f参照)という格別な効果を奏するものとなり,当審で指摘した技術的課題とは異なる課題・効果を達成するための構成を備えたものであることが特定されたので,この拒絶の理由は解消した。

2 特許法第29条第2項(進歩性)について
当審では,当審拒絶理由において,本願請求項1,3ないし6に係る発明は上記引用文献1ないし5に記載された発明に基づいて,本願優先日前に当業者が容易に発明をすることができたものである旨の拒絶の理由を通知しているが,本件補正により,この拒絶の理由は解消した。

第8 原査定についての判断
原査定は,請求項1について,上記引用文献Aに記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができないというものであり,請求項1について上記引用文献Aに基づいて,請求項1,3ないし6について上記引用文献B及びA,CないしEに基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,本件補正後の請求項1,2はそれぞれ,上記第6の1(2),(3),第6の2にて検討したように,引用文献Aに記載された発明,引用文献1,3ないし5,Eに記載された技術的事項に基づいて,または,引用文献Bに記載された発明,引用文献1,2,4,5,Eに記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえないものであるので,本願発明1,2は,上記引用文献Aに記載された発明ではなく,また,上記引用文献AないしEに基づいて,当業者が容易に発明をすることができたものであったとは認められない。
したがって,原査定を維持することはできない。

第9 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-05-20 
出願番号 特願2014-63617(P2014-63617)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 脇水 佳弘  
特許庁審判長 加藤 浩一
特許庁審判官 小田 浩
鈴木 和樹
発明の名称 半導体装置及びその作製方法  
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