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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 H01L
管理番号 1352613
審判番号 不服2018-7138  
総通号数 236 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-08-30 
種別 拒絶査定不服の審決 
審判請求日 2018-05-25 
確定日 2019-07-02 
事件の表示 特願2017-119643「半導体装置」拒絶査定不服審判事件〔平成29年11月 2日出願公開,特開2017-199922、請求項の数(1)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年7月7日に出願した特願2014-140042号の一部を,平成29年6月19日に新たな特許出願としたものであって,その手続の経緯は,概略,以下のとおりである。
平成29年12月13日:拒絶理由通知(起案日)
平成30年 2月19日:意見書
平成30年 2月26日:拒絶査定(起案日)(以下「原査定」という。)
平成30年 5月25日:手続補正書,審判請求
平成31年 1月15日:拒絶理由通知(起案日)
平成31年 3月18日:意見書,手続補正書(以下,この手続補正書による手続補正を「本件補正」という。)

第2 原査定の概要
原査定(平成30年2月26日付け拒絶査定)の概要は次のとおりである。
本願請求項1,2に係る発明は,本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献Aに記載された発明に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであり,本願請求項3ないし6に係る発明は,本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献Bに記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
A.特開2008-53667号公報
B.特開2013-187302号公報

第3 当審拒絶理由の概要
平成31年1月15日付け拒絶理由通知(以下「当審拒絶理由」という。)の概要は次のとおりである。
1 この出願は,請求項1ないし4に係る特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。
2 この出願は,発明の詳細な説明の記載が,特許法第36条第4項第1号に規定する要件を満たしていない。
3 本願請求項1に係る発明は,本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献1,3,4に記載された発明に基づいて,当業者が容易に発明をすることができたものであり,本願請求項2ないし4に係る発明は,本願出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献2ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2008-53667号公報(拒絶査定時の引用文献A)
2.特開2013-187302号公報(拒絶査定時の引用文献B)
3.木本恒暢,ほか1名,高耐圧パワーデバイス応用を目指したSiCのエピタキシャル成長と欠陥制御,Journal of the Vacuum Society of Japan [ONLINE],一般社団法人日本真空学会,2011年12月15日発行,第54巻,第6号,p.362-368,[情報源:J-Stage]
4.Toru Hiyoshi,ほか1名,Reduction of Deep Levels and Improvement of Carrier Lifetime in n-Type 4H-SiC by Thermal Oxidation,Applied Physics Express [ONLINE],The Japan Society of Applied Physics,2009年03月27日発行,第2巻,第4号,p.041101-1?041101-3,[情報源:IOP SCIENCE]

第4 本願発明
本願請求項1に係る発明(以下,「本願発明」という。)は,本件補正で補正された特許請求の範囲の請求項1に記載された事項により特定される発明であり,以下のとおりの発明である(下線は補正箇所である。)。
「【請求項1】
第1の面と第2の面を有するSiC基板と,
前記SiC基板の前記第1の面側に設けられ,DLTS(Deep Level Transient Specroscopy)により測定されるZ_(1/2)準位密度が1×10^(11)cm^(-3)以下の低準位密度領域を有する第1導電型のSiC層と,
前記SiC層の表面に設けられた第2導電型のSiC領域と,
前記SiC領域上に設けられた第1の電極と,
前記SiC基板の前記第2の面側に設けられた第2の電極と,
を備え,
前記低準位密度領域が,前記SiC層と前記SiC領域の界面から前記SiC基板側に向かって0.3μm以下の範囲にのみある半導体装置。」

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載
当審拒絶理由に引用された引用文献1(原査定に引用された引用文献A)(特開2008-53667号公報,平成20年3月6日出願公開)には,図面とともに次の事項が記載されている(下線は当審で付した。以下,同じ。)。
「【発明の詳細な説明】
【技術分野】
【0001】
本発明は,成長後のSiC結晶層の質を改善する方法に関する。本発明はまた,そのような方法を実行することにより製造された半導体素子に関する。」
「【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明は,高温アニーリングにより,キャリア捕獲中心を効果的に減少または除去する方法を提供することを目的とする。
また本発明は,キャリア捕獲中心の少ないSiC半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0014】
我々は,余剰の格子間炭素原子の導入により,アズグロウン材料中の欠陥のアニーリングによる低減効果が向上できることを提案する。SiCにおける主な欠陥は極めて安定であるが,移動可能な格子間炭素原子を捕獲することによりアニールアウトまたは不活性化できる。格子間炭素原子はその後,炭素原子空孔と共に消滅し,または,電気的に活性ではない別の欠陥を形成する。我々はまた,これらの余剰の格子間炭素原子自体は,電気的に活性な欠陥を形成せず,バンドギャップ中に状態を生成しないことを示唆する。
【0015】
すなわち本発明の目的は,SiC結晶層中に存在する欠陥に対して余剰の格子間炭素原子の源を形成するために,当該SiC結晶層の端面における表面層に,炭素原子や珪素原子,水素原子,ヘリウム原子を初めとする原子をイオン注入して,該表面層に格子間炭素原子を導入する追加の工程(a)と,表面層に導入した格子間炭素原子を注入層の下方の材料中(バルク層中)に拡散させ,かつバルク層中の原子空孔と格子間炭素原子を結合させる追加の工程(b)を有する方法により達成される。
【0016】
この技術によれば,アニーリング工程(b)の間において,注入層の下方の材料中に拡散する追加の格子間炭素原子の利用を可能にする。これらの余剰の格子間炭素原子は,アニーリング工程(b)の期間中に原子空孔を充たし,これによりそれらを除去するか,あるいは,良好な再結合中心として作用しない別の欠陥を形成する。このようにして,バイポーラ素子に重要なSiC層中のキャリアライフタイムを向上させることができる。
【0017】
本発明の好ましい態様を適用した後の我々の測定によれば,Z1/Z2およびEH6/7からのシグナルは完全に消滅し,従って,トラップは電気的に不活性化した。これは,少数キャリアライフタイムの測定にも反映される。」
「【発明の効果】
【0061】
本発明の方法によれば,高温アニーリングにより,キャリア捕獲中心が効果的に減少または除去される。
また本発明のSiC半導体素子は,格子間炭素原子の導入領域ならびに拡散領域においてキャリア捕獲中心の濃度が除去または減少しているので,良好な素子特性を有している。」
「【発明を実施するための最良の形態】
【0062】
以下,添付図面を参照しながら本発明の好ましい実施形態について説明する。図1は,本発明の好ましい実施形態における方法を利用して,再結合中心が減少したSiC層を作製する工程を概略的に示した図である。
【0063】
本実施形態におけるSiC結晶層は,SiC基板(S)の表面からエピタキシャル層(E)を成長させたものである。エピタキシャル層(E)の成長には,公知の方法が適用され,好ましくは,化学気相堆積(CVD)が適用される。
【0064】
このエピタキシャル層(E)の浅い表面層(A)に,工程(a)として,炭素原子(C)をイオン注入する。これにより,表面層(A)には余剰の格子間炭素原子が導入される。
【0065】
次に,工程(b)として,SiC結晶層を加熱することにより,表面層(A)に導入された格子間炭素原子(C)を,表面層(A)から,その下のバルク層であるエピタキシャル層(E)へ拡散させる。このとき,工程(b)の期間中に,格子間炭素原子は,エピタキシャル層(E)内にある炭素原子空孔と共に消滅し,または,電気的に活性ではない別の欠陥を形成する。その結果,エピタキシャル層(E)に存在する電気的に活性な点欠陥はアニールアウトまたは不活性化される。
【0066】
炭素原子(C)を注入する工程(a)と,SiC結晶層をアニーリングする工程(b)は,同時に行ってもよい。
また,炭素原子(C)が注入された表面層(A)は,エッチングするかまたは機械的に除去してもよい。
【0067】
このようにして,エピタキシャル層(E)の質が向上する。」
「【0100】
図16は,2つのSiC結晶試料のDLTSスペクトルを示す。ここで,試料(1)は,本発明の好ましい態様により作製されたものであり,試料(2)は,工程(a)を省略した以外は試料(1)と同1条件で作製されたものである。
【0101】
試料(1)では,Z1/Z2からのシグナルは完全に消滅し,従って,トラップは電気的に不活性化した。図示はしていないが,EH6/7からのシグナルも完全に消滅した。」
「【0104】
以上の各実施形態において示したSiC結晶の質の向上方法は,各種のSiC半導体素子の製造に適用される。特に,電気的に活性な点欠陥の低減が特に有効であるバイポーラ型SiC半導体素子の製造に好ましく適用される。このようなバイポーラ型SiC半導体素子における好ましい実施形態を以下に示す。
【0105】
図8は,本発明の好ましい実施形態におけるSiC pnダイオードの素子構造の断面を概略的に示した図である。このSiC pnダイオード10は,高濃度p型層,低濃度n型ベース層,および高濃度n型層を有するものであって,その素子構造におけるSiCの結晶型や,各層の具体的な厚さおよび不純物濃度などの好適な数値範囲およびその組み合わせは,当業者によく知られているものである。
【0106】
同図に示すように,SiC pnダイオード10は,高濃度n型SiC層11の上に,エピタキシャル成長法により低濃度n型SiCベース層12が形成され,その上に,エピタキシャル成長法により高濃度p型SiC層13が形成されている。
【0107】
高濃度p型SiC層13の表面にはアノード電極15が形成され,高濃度n型SiC層11の表面にはカソード電極16が形成されている。14は,電界集中を緩和して耐電圧性を向上するための電界緩和p型イオン注入層である。
【0108】
低濃度n型SiCベース層12内には,図1?図7に示すいずれかの方法を適用することによって,高濃度p型SiC層13の表面付近,もしくは高濃度n型SiC層11内に炭素原子(C)をイオン注入して形成された炭素注入層100内の格子間炭素をアニーリングにより低濃度n型SiCベース層12内へ拡散することにより炭素拡散領域200が形成されている。
【0109】
このようなSiC pnダイオード10によれば,電気的に活性な欠陥が素子特性に影響を与える伝導度変調層内に,炭素拡散領域200を形成し,格子間炭素と点欠陥とを結合させることで電気的に活性な点欠陥を低減したので,素子特性が良好である。」

「【図8】



(2)引用発明
上記(1)の記載から,引用文献1には,次の発明(以下「引用発明」という。)が記載されているものと認められる。
「SiC pnダイオード10は,高濃度p型層,低濃度n型ベース層,および高濃度n型層を有するものであって,
SiC pnダイオード10は,高濃度n型SiC層11の上に,低濃度n型SiCベース層12が形成され,その上に,高濃度p型SiC層13が形成され,
高濃度p型SiC層13の表面にはアノード電極15が形成され,高濃度n型SiC層11の表面にはカソード電極16が形成され,
低濃度n型SiCベース層12内には,炭素注入層100内の格子間炭素をアニーリングにより低濃度n型SiCベース層12内へ拡散することにより炭素拡散領域200が形成されており,
SiC pnダイオード10によれば,炭素拡散領域200を形成し,格子間炭素と点欠陥とを結合させることで電気的に活性な点欠陥を低減したので,素子特性が良好であり,
好ましい態様により作製された試料(1)のDLTSスペクトルによれば,Z1/Z2からのシグナルは完全に消滅し,従って,トラップは電気的に不活性化している,
SiC pnダイオード10。」

2 引用文献2について
当審拒絶理由に引用された引用文献2(原査定に引用された引用文献B)(特開2013-187302号公報,平成25年9月19日出願公開)には,図面とともに次の事項が記載されている。
「【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は,SiC化合物半導体を用いてMOS構造を形成したSiC半導体装置及びその製造方法に関する。」
「【発明の概要】
【発明が解決しようとする課題】
【0007】
発明が解決しようとする課題は,高移動度の4H-SiC/SiO_(2) 絶縁膜界面を実現し,素子特性の向上をはかり得るSiC半導体装置及びその製造方法を提供することである。」
「【0042】
(第1の実施形態)
図3は,第1の実施形態に係わるSiC半導体装置の素子構造を示す断面図であり,特にDiMOSFETに適用した例である。
【0043】
高濃度n型(n^(+) 型)炭化珪素(4H-SiC:シリコンカーバイド)基板100の表面上に,低濃度n型(n^(-) 型)4H-SiC層102が形成されている。本実施形態では,SiC基板100上にSiC層102を形成した構造を,素子形成用基板として用いている。n^(-) 型SiC層102は,n^(+) 型SiC基板100よりも不純物濃度が低濃度に形成されており,耐圧保持層となる。SiCは多くの構造(ポリタイプ)をとるが,本実施形態では,SiCの構造としては4H構造とする。4H構造が最も耐圧が高く,且つバルク中の移動度が高いため,パワーデバイスを作製するには最適と考えられるからである。
【0044】
SiC基板100の裏面には,導電性材料の電極160が形成されている。電極160はドレイン電極(第2の通電電極)となる。電極160は,Ni/Tiの蒸着などを用い,例えば1000℃のアニールを行うことで,SiC基板100の裏面にオーミック接続することができる。
【0045】
SiC層102の表面上の一部に,互いに間隔を隔て所定の膜厚の複数の低濃度p型(p^(-) 型)SiC領域(第1の4H-SiC領域)121がSiC層102の表面から内部途中の深さまで選択的に形成されている。1つの半導体素子には,2つのSiC領域121がSiC層102の表面領域を挟むように配置される。こられの2つのSiC領域121は,リング状,蜂の巣状などに配置され,つながっている。素子を中心で切った構造を示している。以下でも,同様である。この素子を並列に配置して,全体に電流を流し,電極への電圧印加によりスイッチングさせる。
【0046】
各SiC領域121の表面上の一部に,それぞれSiC領域121の表面から内部途中の深さまで所定の膜厚の高濃度n型(n^(+) 型)SiC領域(第2の4H-SiC領域)122が選択的に形成されている。そして,各SiC領域121の表面上の一部に,SiC領域122に隣接してp型(p^(+) 型)SiC領域(第3の4H-SiC領域)123が形成されている。
【0047】
このように,複数のp型SiC領域121は,n型SiC層102上の少なくとも一部に選択的に形成され,n型SiC領域122とp型SiC領域123とに接続するように配置されている。図3の例では,各SiC領域121の表面上の一部に,隣接したn型SiC領域122とp型SiC領域123とがそれぞれ1つずつ配置される例を示している。そして,1つの半導体素子を形成する際に,2つのp型SiC領域123が,2つのn型SiC領域122を挟むように配置される。言い換えれば,1つの半導体素子では,p型SiC領域123がn型SiC領域122の外側に配置される。また,各SiC領域121には,それぞれn型SiC領域122よりも内側にp型SiC層102と電気的に導通するチャネル領域124が形成される。
【0048】
2つのn型SiC領域122の表面の一部に跨るように,絶縁膜130が形成されている。この絶縁膜130は,ゲート絶縁膜となるものであり,例えばSiO_(2) 酸化膜が用いられる。ゲート絶縁膜130は,両側のn型SiC領域122の表面と,n型SiC領域122及びp型SiC領域123が形成されていない各SiC領域121の表面と,2つのp型SiC領域121間のチャネル間領域となるp型SiC層102の表面とに接して形成される。
【0049】
ゲート絶縁膜130上には,ゲート電極140が形成される。よって,ゲート電極140は,両側のn型SiC領域122の一部と,n型SiC領域122及びp型SiC領域123が形成されていない各SiC領域121の部分領域(ここがMOSFETのチャネル124となる)と,2つのSiC領域121間のチャネル間領域となる型p型SiC層102とに跨るようにゲート絶縁膜130を介して形成される。
【0050】
また,n型SiC領域122の表面の他の一部とp型SiC領域123の表面上には,電極150が形成されている。電極150は,ソース電極(第1の通電電極)となる。ソース電極150は,Al/Niなどであり,800℃程度の温度で形成され,p型SiC領域123にオーミック接続される。かかるp型SiC領域123は,MOSでは基板コンタクト領域となる。同時に,ソース電極150は,n型SiC領域122にオーミック接続される。かかるn型SiC領域122は,MOSではソース領域となる。
<<途中省略>>
【0053】
第1の実施形態におけるSiC半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を,図5及び図6に示す。
<<途中省略>>
【0067】
次いで,図6(f)に示すように,Cイオン注入工程(S7)として,炭素イオンを打ち込む。炭素イオンは,ゲート絶縁膜130とSiC領域121により形成されるMOS界面のSiC領域121側にピーク(本実施例では,5×10^(16)/cm^(3) 程度,ピーク位置は3nm程度とした)を持つように,しかも,できる限りソフトに打ち込むことがポイントとなる。つまり,必要最小限の加速電圧,且つ必要最小限の密度で打ち込み,アモルファス化しないように注意が必要である。Cイオンの注入の条件としては,例えば,1×10^(13)/cm^(2),10KeVとすることができる。
【0068】
このように,SiCチャネル上にSiO_(2) 膜が形成された状態でCをイオン注入するプロセスが,簡単で安定で,しかも界面荒れが少ない。このとき,C欠陥とSi欠陥の一部がCによって埋められることなり,電子トラップが無くなる。これがベストモードである。Si欠陥にCが導入されても構わない。また,Cクラスターなどができても構わない。C欠陥さえ少なくできればよい。」
「【0083】
(第2の実施形態)
図7は,第2の実施形態に係わるSiC半導体装置の素子構造を示す断面図であり,特にIGBT(Insulated Gate Bipolar Transistor)に適用した例である。なお,図3と同一部分には同一符号を付して,その詳しい説明は省略する。
【0084】
本実施形態が先に説明した第1の実施形態と異なる点は,n^(+) 型SiC基板100の代わりに,p^(+) 型4H-SiC基板200を用いたこと,及びn^(-) 型SiC層102の代わりに,n^(+) 型4H-SiC層201とn^(-) 型4H-SiC層202の積層構造を用いたことである。言い換えれば,高濃度p^(+) 型SiC基板200の表面上に,高濃度n^(+) 型SiC層201が形成され,その上に低濃度n^(-) 型SiC層202が形成されている。SiC層201,202は,耐圧保持層となる。」

3 引用文献3について
当審拒絶理由に引用された引用文献3(木本恒暢,ほか1名,高耐圧パワーデバイス応用を目指したSiCのエピタキシャル成長と欠陥制御,Journal of the Vacuum Society of Japan [ONLINE],一般社団法人日本真空学会,2011年12月15日発行,第54巻,第6号,p.362-368,[情報源:J-Stage])には,以下の記載がある。
「 キャリア寿命の増大を図るために,ライフタイムキラー欠陥であるZ_(1/2)センターの低減が試みられた.最初の報告は,Cイオン注入と高温熱処理の組み合わせである.Z_(1/2)センターの起源についてはまだ議論があるものの,様々な実験結果から,C空孔関連欠陥であると考えられている.そこで,過剰なC原子をイオン注入により導入して,高温で深くまでC原子を拡散させることでZ_(1/2)センターの低減を図ったものである.実際,この手法によりZ_(1/2)センターがDLTS測定の検出限界以下にまで劇的に減少し,キャリア寿命の顕著な増大が確認されている.
著者らは,熱酸化を施すことで同様にZ_(1/2)センターをDLTSの検出限界以下に低減できることを報告した.」(第366ページ左欄第3?14行目)

4 引用文献4について
当審拒絶理由に引用された引用文献4(Toru Hiyoshi,ほか1名,Reduction of Deep Levels and Improvement of Carrier Lifetime in n-Type 4H-SiC by Thermal Oxidation,Applied Physics Express [ONLINE],The Japan Society of Applied Physics,2009年03月27日発行,第2巻,第4号,p.041101-1?041101-3,[情報源:IOP SCIENCE])には,以下の記載がある。
「By thermal oxidation of epilayers at 1150-1300℃, the concentration of the Z_(1/2) and EH_(6/7) centers has been reduced from (0.3-2) x 10^(13) cm^(-3) to below the detection limit (1 x 10^(11) cm^(-3)).」(アブストラクト第2?4行目)
(当審仮訳:「エピレイヤーの1150?1300℃での熱酸化によって,Z_(1/2)とEH_(6/7)センターの濃度は0.3?2×10^(13)cm^(-3)から検出限界(1×10^(11)cm^(-3))以下へと低減された。」)

第6 対比・判断
1 対比
本願発明(上記第4)と,引用発明(上記第5の1(2))とを対比すると,以下のとおりとなる。
(1)引用発明の「高濃度n型SiC層11」は,「層」であることから,表面ないし裏面を有することは明らかであるので,本願発明の「第1の面と第2の面を有するSiC基板」と,「第1の面と第2の面を有する」「SiC」の「層」である点で共通する。
(2)引用発明の「低濃度n型SiCベース層12」は,「高濃度n型SiC層11」の上に形成され,「n型」であり,「低濃度n型SiCベース層12内には」,「電気的に活性な点欠陥を低減した」「炭素拡散領域200が形成され」,「試料(1)のDLTSスペクトルによれば,Z1/Z2からのシグナルは完全に消滅し,従って,トラップは電気的に不活性化している」ことから,本願発明の「前記SiC基板の前記第1の面側に設けられ,DLTS(Deep Level Transient Specroscopy)により測定されるZ_(1/2)準位密度が1×10^(11)cm^(-3)以下の低準位密度領域を有する第1導電型のSiC層」と,「前記SiC」の層「の前記第1の面側に設けられ,DLTS(Deep Level Transient Specroscopy)により測定されるZ_(1/2)準位密度が」低減されている「低準位密度領域を有する第1導電型のSiC層」である点で共通する。
(3)引用発明の「高濃度p型SiC層13」は,「低濃度n型SiCベース層12」の上に形成され,「p型」であるので,本願発明の「前記SiC層の表面に設けられた第2導電型のSiC領域」に相当する。
(4)引用発明の「アノード電極15」は「高濃度p型SiC層13の表面」に形成されているので,本願発明の「前記SiC領域上に設けられた第1の電極」に相当する。
(5)引用発明の「カソード電極16」は「高濃度n型SiC層11の表面」に形成されているので,本願発明の「前記SiC基板の前記第2の面側に設けられた第2の電極」と,「前記SiC」の層「の前記第2の面側に設けられた第2の電極」である点で共通する。
(6)上記(1)ないし(5)より,引用発明の「SiC pnダイオード10」は,本願発明の「半導体装置」に相当する。
(7)したがって,本願発明と,引用発明とは,(8)の点で一致し,(9)の点で相違する。
(8)一致点
「第1の面と第2の面を有するSiCの層と,
前記SiCの層の前記第1の面側に設けられ,DLTS(Deep Level Transient Specroscopy)により測定されるZ_(1/2)準位密度が低減された低準位密度領域を有する第1導電型のSiC層と,
前記SiC層の表面に設けられた第2導電型のSiC領域と,
前記SiC領域上に設けられた第1の電極と,
前記SiCの層の前記第2の面側に設けられた第2の電極と,
を備えた半導体装置。」
(9)相違点
ア 相違点1
本願発明においては,「第1の面と第2の面を有するSiC基板」であるのに対して,引用発明においては,「高濃度n型SiC層11」とあるのみで,「SiC基板」とは特定されていない点。
イ 相違点2
本願発明においては,「第1導電型のSiC層」が「DLTS(Deep Level Transient Specroscopy)により測定されるZ_(1/2)準位密度が1×10^(11)cm^(-3)以下の低準位密度領域を有する」のに対して,引用発明においては,「低濃度n型SiCベース層12内には,炭素注入層100内の格子間炭素をアニーリングにより低濃度n型SiCベース層12内へ拡散することにより炭素拡散領域200が形成されており」,「DLTSスペクトルによれば,Z1/Z2からのシグナルは完全に消滅し,従って,トラップは電気的に不活性化している」ものであるが,「Z_(1/2)準位密度が1×10^(11)cm^(-3)以下」とまで特定されていない点。
ウ 相違点3
本願発明においては,「前記低準位密度領域が,前記SiC層と前記SiC領域の界面から前記SiC基板側に向かって0.3μm以下の範囲にのみある」と特定されているのに対して,引用発明においては「低濃度n型SiCベース層12内には,炭素注入層100内の格子間炭素をアニーリングにより低濃度n型SiCベース層12内へ拡散することにより炭素拡散領域200が形成されて」いるものの,「炭素拡散領域200」が「低濃度n型SiCベース層12」と「高濃度p型SiC層13」の界面から「高濃度n型SiC層11」に向かって「0.3μm以下の範囲にのみ」存在してはいない点。

2 判断
上記(9)の相違点について,判断する。
ア 相違点3について
事案に鑑み,上記(9)ウの相違点3について検討を行う。
(ア)引用発明においては,「高濃度p型SiC層13の表面付近,もしくは高濃度n型SiC層11内に炭素原子(C)をイオン注入して形成された炭素注入層100内の格子間炭素をアニーリングにより低濃度n型SiCベース層12内へ拡散することにより炭素拡散領域200が形成されている」(上記第5の1(1)段落【0108】)とあるように,アニーリングにより拡散することで「炭素拡散領域200」となる「格子間炭素」が注入された「炭素注入層100」は,「高濃度p型SiC層13の表面付近,もしくは高濃度n型SiC層11内」にしか存在しない。
(イ)すなわち,格子間炭素と点欠陥とを結合させることで電気的に活性な点欠陥を低減した「低濃度n型SiCベース層12」内の「炭素拡散領域200」は,「高濃度p型SiC層13の表面付近」からアニーリングにより拡散するか,または,「高濃度n型SiC層11内」からアニーリングにより拡散することでのみ形成されている。
(ウ)してみれば,「炭素拡散領域200」が「低濃度n型SiCベース層12」と「高濃度p型SiC層13」の界面から「高濃度n型SiC層11」に向かって「0.3μm以下の範囲にのみ」存在するように形成するという技術的事項を,当該記載からは直ちに想起することはできず,また,そのようにするための動機付けも認められない。
(エ)また,引用文献2ないし4の記載(上記第5の2ないし4)を検討しても,上記技術的的事項が周知な設計変更とも認められない。
(オ)したがって,引用発明において,本願発明のように「前記低準位密度領域が,前記SiC層と前記SiC領域の界面から前記SiC基板側に向かって0.3μm以下の範囲にのみある」と特定し,相違点3の構成とすることは,当業者が容易になし得たこととはいえない。
イ したがって,本願発明は,他の相違点について検討をするまでもなく,引用発明および引用文献2ないし4に記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえない。

第7 当審拒絶理由について
1 特許法第36条第6項第2号(明確性要件)について
当審では,当審拒絶理由においてこの出願は,請求項1ないし4に係る特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない旨の拒絶の理由を通知しているが,本件補正により,補正前の不明確な記載であった「前記低準位密度領域が,前記SiC層と前記SiC領域の界面から前記SiC基板側に向かって0.3μm以下の距離となる範囲にある」という記載が,「前記低準位密度領域が,前記SiC層と前記SiC領域の界面から前記SiC基板側に向かって0.3μm以下の範囲にのみある」と補正されたことで,拒絶理由にて指摘した補正前請求項が意味する各ケースにおける,どのケースに該当するのかが明確となり,また,意見書にて,その主張の根拠となる当初明細書の記載の箇所も特定された結果,この拒絶の理由は解消した。
2 特許法第36条第4項第1号(実施可能要件)について
この出願は,発明の詳細な説明の記載が,特許法第36条第4項第1号に規定する要件を満たしていない旨の拒絶の理由を通知しているが,意見書において提示された周知文献の記載事項や,意見書における関連する周知の技術の説明により,この拒絶の理由は解消した。
3 特許法第29条第2項(進歩性)について
本願請求項1に係る発明は,上記引用文献1,3,4に記載された発明に基づいて,当業者が容易に発明をすることができたものであり,本願請求項2ないし4に係る発明は,上記引用文献2ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたものである旨の拒絶の理由を通知しているが,上記第6にて検討したとおり,本願請求項1に係る発明は当業者が容易に発明をすることができたものであったとは認められない。

第8 原査定についての判断
原査定は,本願請求項1,2に係る発明は,上記引用文献Aに記載された発明に基づいて,当業者が容易に発明をすることができたものであり,本願請求項3ないし6に係る発明は,上記引用文献Bに記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,本件補正後の請求項1は,上記第6にて検討したように,引用文献1に記載された発明および引用文献2ないし4に記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえないものであるので,本願発明は,上記引用文献A(引用文献1)に記載された発明に基づいて,当業者が容易に発明をすることができたものであったとは認められない。
したがって,原査定を維持することはできない。

第9 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-06-18 
出願番号 特願2017-119643(P2017-119643)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 536- WY (H01L)
最終処分 成立  
前審関与審査官 鈴木 智之正山 旭綿引 隆  
特許庁審判長 加藤 浩一
特許庁審判官 飯田 清司
鈴木 和樹
発明の名称 半導体装置  
代理人 池上 徹真  
代理人 須藤 章  
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