• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1355590
審判番号 不服2018-7003  
総通号数 239 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-11-29 
種別 拒絶査定不服の審決 
審判請求日 2018-05-23 
確定日 2019-10-02 
事件の表示 特願2015-530109「外部配線を使用してダイ信号をラウティングするための方法および装置」拒絶査定不服審判事件〔平成26年 3月 6日国際公開、WO2014/036456、平成27年11月26日国内公表、特表2015-534263〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,2013年(平成25年)8月30日(パリ条約による優先権主張外国庁受理2012年8月31日,2013年3月14日,米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年 8月 2日 上申書・手続補正書の提出
平成29年 5月31日付け 拒絶理由通知書
平成29年 8月 8日 意見書・手続補正書の提出
平成30年 1月16日付け 拒絶査定
平成30年 5月23日 審判請求書・手続補正書の提出
平成30年 9月28日 上申書の提出

第2 平成30年5月23日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
平成30年5月23日にされた手続補正(以下,「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
(1)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は補正箇所である。)
「装置であって、
外側部分と、複数の回路を備える内側部分とを備えるダイ、ここにおいて、前記内側部分の前記複数の回路は、
前記ダイの第1のエリアに形成された第1の回路と、
前記ダイの複数の第2のエリアに形成された複数の第2の回路と、
を備える、と、
前記ダイの前記外側部分上の第1の外側コンタクト手段および第2の外側コンタクト手段、ここにおいて、
前記第1の外側コンタクト手段は、前記第1の回路に電気的に接続され、
前記第2の外側コンタクト手段は、前記複数の第2の回路に電気的に接続され、
前記第1の外側コンタクト手段および前記第2の外側コンタクト手段は、複数のコンタクトピラーを備える、と、
前記第1の回路から前記複数の第2の回路へ信号を分配するように、前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して、前記複数の第2の回路を前記第1の回路に電気的に接続するための配線手段、ここにおいて、前記配線手段は、前記ダイの前記外側部分上に位置する、と、
パッケージ、ここにおいて、前記ダイは前記パッケージによって支持され、前記パッケージは前記配線手段を備える、と、
を備え、前記第1の回路によって生成され、前記複数の第2の回路に供給される前記信号は、前記パッケージ内に留まる装置。」

(2)本件補正前の特許請求の範囲
本件補正前の,平成29年8月8日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。
「装置であって、
外側部分と、複数の回路を備える内側部分とを備えるダイ、ここにおいて、前記内側部分の前記複数の回路は、
前記ダイの第1のエリアに形成された第1の回路と、
前記ダイの複数の第2のエリアに形成された複数の第2の回路と、
を備える、と、
前記ダイの前記外側部分上の第1の外側コンタクト手段および第2の外側コンタクト手段、ここにおいて、
前記第1の外側コンタクト手段は、前記第1の回路に電気的に接続され、
前記第2の外側コンタクト手段は、前記複数の第2の回路に電気的に接続され、
前記第1の外側コンタクト手段および前記第2の外側コンタクト手段は、複数のコンタクトピラーを備える、と、
前記第1の回路から前記複数の第2の回路へ信号を分配するように、前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して、前記複数の第2の回路を前記第1の回路に電気的に接続するための配線手段、ここにおいて、前記配線手段は、前記ダイの前記外側部分上に位置する、と、
パッケージ、ここにおいて、前記ダイは前記パッケージによって支持され、前記パッケージは前記配線手段を備える、と、
を備える装置。」

2 本件補正は,本件補正前の請求項1に記載された発明を特定するために必要な事項である,前記第1の回路から前記複数の第2の回路へ分配される「信号」について,上記「前記第1の回路によって生成され、前記複数の第2の回路に供給される前記信号は、前記パッケージ内に留まる」との限定を付加するものであって,補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法第17条の2第5項2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項1に記載される発明(以下,「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について,以下,検討する。

(1)本件補正発明
本件補正発明は,上記1(1)に記載したとおりのものである。

(2)引用文献の記載事項
ア 引用文献1
(ア) 原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,米国特許出願公開第2007/0102814号明細書(以下,「引用文献1」という。)には,図面とともに次の記載がある。(下線は当審で付加した。以下同じ。)

「[0002] 1. Field
[0003] Example embodiments relate to a semiconductor device and a method of manufacturing the semiconductor device. Other example embodiments relate to a semiconductor device that may be capable of reducing noise and a method of manufacturing the semiconductor device.
[0004] 2. Description of the Related Art
[0005] As the technology of manufacturing semiconductor chips has been developed, integration degrees of the semiconductor chips also have been improved. Generally, the semiconductor chip formed on a silicon substrate may be damaged by impacts from the outside (e.g., moisture and/or oxygen). Most semiconductor chips may be bundled by a package process to protect the semiconductor chips from outside physical impacts (e.g., moisture and/or oxygen). Recently, chip scale packages (e.g., a ball grid array (BGA) package and/or a wafer level package) have been developed. The chip scale package may have a volume substantially similar to that of the semiconductor device.
[0006] A volume and an area of the semiconductor chip may be gradually increased in proportion to an increasing number of circuit units integrated in the semiconductor chip. In general, circuit units formed in the semiconductor chip may be electrically connected to each other using a conductive wire having a several micrometers width. When the circuit units in the semiconductor chip are spaced apart from each other, a driving signal applied to the conductive wire may be deteriorated due to electrical resistance of the conductive wire.
[0007] To retard and/or prevent the driving signal applied to the circuit units from being deteriorated, a signal repeater for relaying the driving signal may be installed in the conductive wire. Although the signal repeater is installed in the wire, the signal deterioration may still be generated in the conductive wire and an operating speed of the semiconductor chip may be decreased due to the signal repeater installed in the wire.
[0008] Example embodiments provide a semiconductor device that may be capable of reducing deterioration of a driving signal applied to circuit units in a semiconductor chip electrically coupled to each other. Example embodiments provide a method of manufacturing the above-mentioned semiconductor device.」
(当審訳:[0002] 1.発明の分野
[0003] 本発明は,半導体装置及び半導体装置の製造方法に関するものである。他の実施例では,ノイズを低減することができる半導体装置及び半導体装置の製造方法に関するものである。
[0004] 2.関連技術の説明
[0005] 半導体チップの製造技術が発展するにつれて,半導体チップの集積度も向上している。一般に,シリコン基板上に形成された半導体チップは,外部からの衝撃(例えば,水分および/または酸素)によって損傷を受ける可能性がある。大部分の半導体チップは,半導体チップを外部の物理的衝撃(例えば,水分および/または酸素)から保護するために,パッケージプロセスにより束ねられている。最近では,チップスケールパッケージ(例えば,ボールグリッドアレイ(BGA)パッケージ及びウェハレベルパッケージ)が開発されている。チップスケールパッケージは,半導体装置とほぼ同様の容積を有することができる。
[0006] 半導体チップ内に集積された回路ユニットの数の増加に比例して,半導体チップのチップ面積は,次第に増加する。一般に,半導体チップに形成された回路ユニットは,数マイクロメートルの幅を有する導電性ワイヤを用いて電気的に接続される。半導体チップ内の回路ユニットが互いに離間している場合,導電性ワイヤに印加される駆動信号は導電性ワイヤの電気抵抗のために劣化するという問題がある。
[0007] 回路ユニットに印加される駆動信号が劣化するのを遅らせる,および/または,防止するために,駆動信号を中継する信号中継装置を,導電性ワイヤを設けることができる。信号中継器をワイヤに設けても,信号劣化は依然として導電性ワイヤで発生し,配線の内部に信号中継器を設けても,半導体装置の動作速度が低下するという問題がある。
[0008] 本発明の目的は,互いに電気的に接続された半導体チップの回路ユニットに印加される駆動信号の劣化を低減することができる半導体装置を提供することである。本発明の実施形態は,上述した半導体装置の製造方法を提供する。)

「Semiconductor Device
[0026] FIG. 1 is a diagram illustrating a semiconductor device in accordance with example embodiments. Referring to FIG. 1, a semiconductor device 300 may include a semiconductor chip 100 having a circuit unit 130 and a first conductive member 140 and a second conductive member 200. The circuit unit 130 of the semiconductor chip 100 may include a plurality of circuits. A pair of circuits, spaced apart from each other by a given interval, may be defined as a first circuit 110 and a second circuit 120.
[0027] A driving signal may be transferred from the first circuit 110 to the second circuit 120. On the contrary, the driving signal may be transferred from the second circuit 120 to the first circuit 110. In example embodiments, the driving signal, for example, may have a clock signal having a digital signal format. The first conductive member 140 may be selectively electrically coupled between the first circuit 110 and the second circuit 120. The driving signal may be applied to the first circuit 110 and/or the second circuit 120 through the first conductive member 140. In example embodiments, the first conductive member 140 may have a first width, a first electrical resistance and a first thickness. 」
(当審訳:半導体装置
[0026] 図1は,実施形態に係る半導体装置を示す図である。図1を参照するに,半導体装置300は,回路部130と第1の導電部材140及び第2の導電部材200を有する半導体チップ100を含むことができる。半導体チップ100の回路部130は,複数の回路を含むことができる。所与の間隔で離隔された一対の回路は,第1の回路110および第2の回路120として定義することができる。
[0027] 駆動信号は,第1回路110から第2回路120へ転送される。逆に,駆動信号は,第2の回路120から第1の回路110へ転送されてもよい。実施形態において,駆動信号は,例えば,デジタル信号形式のクロック信号を有していてもよい。第1の導電部材140は,第1の回路110と第2の回路120との間に選択的に電気的に結合されてもよい。駆動信号は,第1の導電部材140を介して第1の回路110および/または第2の回路120に印可される。本発明の一実施形態では,第1の導電部材140は,第1の幅,第1の電気抵抗および第1の厚さを有する。)

「[0031] The second conductive member 200 may be electrically coupled between the first circuit 110 and the second circuit 120. The second conductive member 200 may have a first end and a second end opposite to the first end. The first end may be electrically connected to the first sub-conductive member 141. The second end may be electrically connected to the second sub-conductive member 142. In example embodiments, examples of a material that may be used for the second conductive member 200 may include copper, gold, sliver, solder and/or aluminum. These may be used alone and/or in a combination thereof.
[0032] In example embodiments, the second conductive member 200 may have a second width wider than the first width of the first conductive member 140, a second electrical resistance lower than the first electrical resistance of the first conductive member 140 and a second thickness greater than the first thickness of the first conductive member 140. For example, the second conductive member 140 may be formed by patterning a conductive layer having the second thickness, so that the second conductive member having the second width has the second electrical resistance. The driving signal may be transferred from the first circuit 110 to the second circuit 120 through the second conductive member 200, having improved electrical characteristics, instead of the first conductive member 140, thereby reducing noise caused by deteriorating the driving signal. 」
(当審訳:[0031] 第2の導電部材200は,第1の回路110と第2の回路120との間を電気的に結合することができる。第2の導電部材200は,第1の端部及び第1端部と反対側の第2端部を有することができる。第1端部は,第1の導電部材141に電気的に接続される。第2の端部は,第2の導電部材142に電気的に接続される。本発明の一実施形態では,第2の導電部材200に使用される物質の例としては,銅,金,銀,及び/又はアルミニウムが含まれる。これらは,単独で及び/又は組み合わせて使用することができる。
[0032] 本発明の一実施形態では,第2の導電部材200は,第1の導電性部材140の第1の幅よりも広い第2の幅,第1導電部材140の第1の電気抵抗より低い第2の電気抵抗と,第1の導電性部材140の第1の厚みよりも大きな第2厚みを有する。例えば,第2の幅を有する第2の導電性部材が第2の電気的抵抗を有するように,第2の導電部材140を第2の厚さを有する導電層をパターニングすることによって形成することができる。駆動信号は,第1の導電部材140の代わりに,改善された電気的特性を有する,第2の導電部材200を介して第1の回路110から第2の回路120に転送することができ,これにより,駆動信号の劣化によって生じるノイズが減少する。)

「[0073] FIG. 10 is a diagram illustrating a semiconductor device in accordance with example embodiments. Referring to FIG. 10, a semiconductor device 300 may include the semiconductor chip 100 having the first conductive member 140, a second conductive member 298 and a substrate 297.
[0074] The semiconductor chip 100 may include the first circuit 110, the second circuit 120 and the first conductive member 140. The first conductive member 140 may have the first sub-conductive member 141, the second sub-conductive member 142 and the third sub-conductive member 143. In example embodiments, conductive balls 144 (e.g., solder balls) may be mounted on the first sub-conductive member 141 and the second sub-conductive member 142, respectively.
[0075] In example embodiments, the second conductive member 298 may be placed on the substrate 297. The second conductive member 298 may have improved electrical characteristics compared to that of the first conductive member 140. In example embodiments, the substrate 297 may include a polyimide substrate having polyimide resin (e.g., a PCB).
[0076] The semiconductor chip 100 having the conductive balls 144 that are mounted on the first sub-conductive member 141 and the second sub-conductive member 142 may be placed on the substrate 297 in a flip-chip manner. The conductive balls 144 mounted on the first and second sub-conductive members 141 and 142 may face the second conductive member 298 formed on the substrate 297. The conductive balls 144 may be electrically soldered to the second conductive member 298 formed on the substrate 297.
[0077] When the first conductive member 140 may be electrically disconnected by the cut-out portion 145, for example, the fuses and/or the switching element, the first driving signal may be transferred to second circuit 120 through the conductive ball 144 formed on the substrate and the second conductive member 298 instead of the first conductive member 140. Noise caused by deteriorating the driving signal may be reduced.」
(当審訳:[0073] 図10は,実施形態に係る半導体装置を示す図である。図10を参照するに,半導体装置300は,第1の導電部材140,第2の導電部材298と基板297を有した半導体チップ100を含むことができる。
[0074] 半導体チップ100は,第1の回路110,第2の回路120と第1の導電性部材140を含む。第1の導電部材140は,第1の副導電性部材141,第2の副導電部材142及び第3の副導電性部材143を有することができる。本発明の一実施形態では,導電ボール144(例えば,半田ボール)は,第1の副導電部材141及び第2の副導電部材142にそれぞれ取り付けられている。
[0075] 本発明の一実施形態では,第2の導電部材298は,基板297上に配置することができる。第2の導電部材298は,第1の導電性部材140のものと比較して,改善された電気的特性を有することができる。例示の実施形態において,基板297は,ポリイミド樹脂(例えば,PCB)を有するポリイミド基板を含むことができる。
[0076] 第1の副導電部材141と第2の副導電部材142に取り付けられた導電性ボール144を有する半導体チップ100は基板297上にフリップチップ方式で配置される。第1および第2の副導電部材141および142に取り付けられた導電性ボール144は,基板297上に形成された第2導電性部材298に対向している。導電性ボール144は,基板297上に形成された第2の導電部材298にハンダ付けすることができる。
[0077] 第1の導電部材140の切り欠き部145は,例えば、ヒューズ及び/又はスイッチ素子によって,電気的に遮断されると,第1の駆動信号は,第1の導電性部材140の代わりに,第2の導電部材298に形成された導電性ボール144を介して第2の回路120に伝達される。駆動信号は劣化により生じるノイズを低減することができる。)

(イ) 上記記載から,引用文献1には以下の事項が記載されていると認められる。

a 半導体チップは,シリコン上に形成されたものである([0005])から,半導体チップ100は,シリコン上に形成された半導体チップを個片化したものであると認められる。
b FIG.10によると,半導体チップ100の第1の回路110と第2の回路120は,半導体チップ100の内側部分に形成されているから,回路部130に含まれる複数の回路も半導体チップ100の内側部分に形成されていると認められる。
c FIG.10から,導電性ボール144が取り付けられる第1および第2の副導電部材141および142は,半導体チップ100の外側部分に面していると認められる。
d FIG.10から,第1および第2の副導電部材141および142は,それぞれ,第1の回路110および第2の回路120に接続していると認められる。
e FIG.10から,「第1の駆動信号は,第1の導電性部材140の代わりに,第2の導電部材298に形成された導電性ボール144を介して第2の回路120に伝達される。」([0077])ことは,第1の回路110からの第1の駆動信号が,第1の副導電部材141,第1の副導電部材141に取り付けられた導電性ボール144,基板297上に形成された第2の導電部材298,第2の副導電部材142に取り付けられた導電性ボール144,第2の副導電部材142,を介して,第2の回路120に伝達されることであると認められる。
f FIG.10から,「第1の駆動信号」は「半導体装置300」の外部に出ていないと認められる。

(ウ) そうすると,引用文献1には,以下の発明(以下,「引用発明」という。)が記載されていると認められる。

「半導体装置300であって,
シリコン上に形成された半導体チップを個片化した半導体チップ100において,半導体チップ100の内側部分に形成された複数の回路を備え,
第1および第2の副導電部材141および142は,半導体チップ100の外側部分に面しており,
第1および第2の副導電部材141および142は,それぞれ,半導体チップ100の内側部分に形成された複数の回路のうちの,第1の回路110および第2の回路120に接続され,
第1および第2の副導電部材141および142には,導電性ボール144が取り付けられ,
半導体チップ100は基板297上にフリップチップ方式で配置され,
第1および第2の副導電部材141および142に取り付けられた導電性ボール144は,基板297上に形成された第2の導電部材298にハンダ付けされ,
第1の回路110からの第1の駆動信号が,第1の副導電部材141,第1の副導電部材141に取り付けられた導電性ボール144,基板上297上に形成された第2の導電部材298,第2の副導電部材142に取り付けられた導電性ボール144,第2の副導電部材142,を介して,第2の回路120に伝達され,
第1の駆動信号は半導体装置300の外部に出ていない,
半導体装置300。」

イ 周知技術
(ア)引用文献2
a 原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった文献である,米国特許出願公開第2012/0126368号明細書(以下,「引用文献2」という。)には,図面とともに次の記載がある。

「[0002] 1. Field of the Invention
[0003] The present invention relates to a semiconductor package, and in particular, to a passive device of semiconductor package.」
(当審訳:[0002] 1. 発明の分野
[0003] 本発明は,半導体パッケージに関し,特に半導体パッケージの受動素子に関するものである。)

「[0016] FIGS. 1-9 are cross section views for fabricating one exemplary embodiment of a semiconductor package 500 of the invention. One exemplary embodiment of a semiconductor package 500 is a flip chip package. One exemplary embodiment of a semiconductor package 500 comprises a passive device integrated with a conductive pillar, which is disposed between a metal pad and a conductive bump, of a bump structure, so that the passive device may have a thickness much thicker than a conventional passive device disposed in the interconnection structure without additional metal layers. If the passive device is an inductor, the passive device has reduced resistance and a high quality factor (Q factor).」
(当審訳:[0016] 図1-9は本発明の半導体パッケージ500の1つの例示的な実施形態を製造するための断面図である。半導体パッケージ500の1つの例示的な実施形態は,フリップチップパッケージである。半導体パッケージ500の1つの例示的な実施形態では,バンプ構造の場合,メタルパッドと導電性バンプとの間に配置され,導電性ピラーと一体化された受動素子を含み,受動装置は,更なる金属層を有しない配線構造で配置された従来の受動型デバイスよりもはるかに厚い厚さを有することができるようになっている。前記受動素子は,インダクタである場合に,前記受動素子は,抵抗が少なく,高い品質因子(Q因子)を有する。)

「[0024] Next, referring to FIG. 6, conductive buffer layers 237a and 237b are respectively formed on bottom surfaces of the openings 234a and 234b by an electroplating method. In one embodiment, the conductive buffer layers 237a and 237b may serve as a seed layer, an adhesion layer and a barrier layer for a conductive pillar or a passive device formed thereon. In one embodiment, the conductive buffer layers 237a and 237b may comprise Ni. Then, the conductive pillar 238a and the passive device 238b are respectively formed on the conductive buffer layers 237a and 237b, filling the openings 236a and 236b. In one embodiment, the conductive pillar 238a is used as a solder joint for a subsequent conductive bump, which is used to transmit input/output (I/O), ground or power signals of the semiconductor chip 300, formed thereon. Therefore, the conductive pillar 238a may help to increase the mechanical strength of the bump structure. In one embodiment, the conductive pillar 238a may be formed of copper, so that deformation may be prevented during a subsequent solder re-flow process. A passive device of the semiconductor package, for example, an inductor, a transformer, a routing or an antenna, can be also formed at the same level with the conductive pillar 238a. In one embodiment, the passive device 238b may be thick (defined by the dry film photoresist 234) and have a robust structure, especially for forming an inductor.」
(当審訳:[0024] 次に,図6を参照すると,それぞれ開口部234a,234bの底面に形成された電気メッキ法で導電性バッファ層237a,237bを形成する。一実施形態では,導電性バッファ層237a及びバッファ層237bは,シード層,接着層および導電性ピラーのための障壁層上に形成された受動素子としての役割をする。一実施形態では,導電性バッファ層237a及びバッファ層237bは,Niを含んでいてもよい。そして,導電性ピラー238a及び238bは,それぞれ導電バッファ層237a,237b上に形成された開口部236a,236bを埋めるようになっている。一実施形態では,導電性ピラー238aは,半導体チップ300の入力/出力(I/O),接地又は電力信号を送信するために使用され,その後の導電性バンプを形成するハンダ接合部として使用される。したがって,導電性ピラー238aは,バンプ構造の機械的強度を高めるのに役立つことができる。一実施形態では,導電性ピラー238aは銅で形成することができるので,変形は,その後のハンダリフロープロセス中に防止することができる。半導体パッケージの受動的デバイスは,例えば,インダクタ,トランス,配線,アンテナのような,導電性ピラー238aと同一レベルに形成することができる。一実施形態では,受動素子238bは厚く(ドライフィルムフォトレジスト234によって定義される)することができ,特に,インダクタを形成するために,頑丈な構造を有する。)

「[0029] Additionally, the semiconductor package 500 can bond to a print circuit board 248 as shown in FIG. 9. In one embodiment, an underfill material 244 may optionally fill a space between the semiconductor package 500 and the print circuit board 248. It is noted that the conductive bump 242 of the semiconductor package 500 bonds to a metal pad 246 of a print circuit board 248 disposed over the conductive bump 242 and the passive device of the semiconductor package 500.]
(当審訳:[0029] さらに,図9に示すように,半導体パッケージ500はプリント回路基板248に結合することができる1つの実施形態では,アンダーフィル材244は任意に半導体パッケージ500とプリント回路基板248との間の空間を満たすことができる。なお,半導体パッケージ500の導電バンプ242は導電性バンプ242の上に配置されたプリント回路基板248の金属パッド246と半導体パッケージ500の受動装置に接合していることに留意されたい。)

b 上記記載から,引用文献2には,以下の事項(以下,「引用文献2記載事項」という。)が記載されている。

「半導体パッケージにおいて,半導体チップ300の入力/出力(I/O)に,接地又は電力信号を送信する際に,機械的強度を高めるために導電性ピラーを用いること。」

(イ) 引用文献3
a 本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった文献である,米国特許第7569935号明細書(以下,「引用文献3」という。)には,図面とともに次の記載がある。

「 FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a pillar-to-pillar flip-chip assembly.
BACKGROUND OF THE INVENTION
Flip-chip technology is to dispose a plurality of conductive bumps or extruded electrical terminals on the bonding pads formed on the active surface of a chip, and then to flip the bumped chip onto a substrate to complete electrical connections. Comparing to the electrical connections by wire bonding, the flip chip technology provides shorter electrical connections between a chip and a substrate to enhance and achieve a higher signal transmission rate with a better signal quality for high-speed IC chips. Therefore, flip-chip technology becomes the trend for advanced semiconductor packages to provide higher operation speeds and better electrical performance. However, the flip-chip bonding between a chip and a substrate is point-to-point electrical connection. Once external stresses are encountered, the bumps will easily be broken leading to electrical connection failure between a chip and a substrate.」(第1欄3行乃至25行)
(当審訳: 発明の分野
本発明は,半導体装置に関し,特にピラーツーピラーフリップチップアセンブリに関するものである。
発明の背景
フリップチップ技術は,チップの活性面上に形成されたボンディングパッドに導電性バンプまたは押出成形された複数の電気端子を配置し,その後,バンプ付きチップを基材上に置き電気接続を完成するものである。ワイヤーボンディングによる電気接続部と比較し,フリップチップ技術は,チップと基板との電気的接続をより短くし,高速ICチップに対する,より良好な信号品質で,高い信号伝送速度を達成する。従って,フリップチップ技術は,より高い動作速度,より良好な電気的性能を提供する,改良された半導体パッケージのトレンドとなっている。しかしながら,チップと基板とのフリップチップ接続は,ポイント・ツー・ポイントの電気的接続である。外部応力に遭遇すると,バンプは,容易にチップと基板との間の電気的接続を破壊する。)

「DETAILED DESCRIPTION OF THE INVENTION
Please refer to the attached drawings, the present invention is described by means of embodiment(s) below.
According to the preferred embodiment of the present invention, a pillar-to-pillar flip-chip assembly is illustrated in FIG. 4 for a cross-sectional view.
The pillar-to-pillar flip-chip assembly 200 primarily comprises a substrate 210, a chip 220, a plurality of first copper pillars 230, a plurality of second copper pillars 240, and a soldering material 250.
The substrate 210 has a top surface 211 and a corresponding bottom surface 212 which is a high-density, double-sided, multi-layer printed circuit board with internal conductive traces and vias manufactured. The substrate 210 can be one of the array units of a substrate strip and after package saw to become the substrate 210 described in the present embodiment. A solder mask 213 is formed on the top surface 211. A plurality of bump pads 214 are disposed on the top surface 211 with the bump pads 214 exposed from the solder mask 213 but embedded in the solder mask 213. The solder mask 214 is also known as "solder resist" made of epoxy resins or photo-sensitive resins printed on the surfaces of a printed circuit board to form a dielectric layer on the substrate 210 to protect the conductive traces from moisture and external contaminations. The solder mask 213 can be disposed by screen printing, curtain printing, spray printing, roller printing, etc. To be more specific, the solder mask 213 has a plurality of solder mask openings 215 to expose the bump pads 214.
As shown in FIG. 4, the chip 220 is disposed on the top surface 221 of the substrate 210 with a plurality of bonding pads 222 disposed on the active surface 221 of the chip 220 where the bonding pads 222 serve as the signal I/O for the chip 220. The chip 220 is a semiconductor IC chip which is made of semiconductor materials with signal patterns disposed on the active surface 221 such as micro controllers, micro processors, memories, logic chips, ASIC, or combinations of some of them. To be more specific, as shown in FIG. 6, the chip 220 has a plurality of Under Bump Metallurgy layers (UBM layers) 223 formed between the first copper pillars 230 and the bonding pads 222 where the UBM layers 223 are formed by sputter with a three-metal-layer structure, not shown in the figure, including an adhesion layer, a wetting layer, and an anti-oxidation layer to enhance the bonding strengths between the first copper pillars 230 and the bonding pads 222. A passivation layer 224 is disposed on the active surface 221 of the chip 220 to fully cover the active surface 221 with the bonding pads 222 exposed to protect the IC components on the active surface 221 and to planarize the active surface 221. The UBM layers 223 are disposed on the bonding pads 222 and covered parts of the peripheries of the openings of the passivation layer 224.」(第3欄64行乃至第4欄48行)
(当審訳:発明の詳細な説明
図面を参照すると,本発明は,以下の実施例(単数または複数)によって記載されている。
本発明の好ましい実施形態によれば,ピラーツーピラーフリップチップアセンブリは,図4の断面図に示されている。
ピラーツーピラーフリップチップアセンブリ200は,主として,基板210と,チップ220と,複数の第1の銅ピラー230と,複数の第2の銅ピラー240と,ハンダ材料250とを備えている。
基板210は,内部導電性トレース及びビアを有する高密度の両面多層プリント回路基板の上面と,対応する底面とを有する。基板210は,短冊状の基板アレイユニットのうちの1つであってよく,パッケージ切断の後,本実施形態で説明する,基板210となる。上面211上にはハンダマスク213が形成されている。複数のバンプパッド214は,バンプパッド214がハンダマスク213から露出することなく,ハンダマスク213内に埋め込まれ,上面211上に配置されている。ハンダマスク214は「ハンダレジスト」として知られている,湿気及び外部汚染から導電性トレースを保護するために基板210上に誘電体層を形成するためにプリント回路基板の表面上に印刷されたエポキシ樹脂又は感光性樹脂からなる。ハンダマスク213は,スクリーン印刷,カーテン印刷法,スプレー印刷,ローラー印刷などで配置することができる。より具体的には,ハンダマスク213は,バンプパッド214を露出させるハンダマスクの開口部215を有する。
図4に示すように,チップ220はチップ220の活性面221上に配置された複数のボンディングパッド222とともに,基板210の上面221上に配置され,ボンディングパッド222はチップ220の信号I/Oとして機能する。チップ220は,マイクロコントローラ,マイクロプロセッサー,メモリ,論理チップ,ASIC,またはそれらのいくつかの組合せ等の,活性面221上に配置された信号パターンを有する半導体材料のから作られた半導体ICチップである。具体的には,図6に示すように,チップ220は,第1の銅ピラー230とボンディングパッド222との間に形成されたアンダー・バンプ・メタライゼーション層(UBM層)223が形成され,UBM層223は,接着層,湿潤層,及び酸化抑制層を含む,図示しない3層構造の金属膜をスパッタにより形成した第1銅ピラー230とボンディングパッド222との間の接合強度を高めている。パッシベーション層224は,チップ220の活性面221上に配置され,ボンディングパッド222とともに,活性面221上のIC構成部品を保護し,活性面221を平坦化するために,活性面221を完全に覆う。UBM層223は,ボンディングパッド222上に配置され,パッシベーション層224の開口部の周縁の一部を覆っている。)

「 As shown in FIG. 4 and FIG. 8, after flip-chip jointing the first copper pillars 230 and the second copper pillars 240 by the soldering material 250, an underfilling material 260 with high flowability is disposed into and completely fills in the flip-chip gap H2 between the chip 220 and the substrate 210 without any voids to distribute stress and further firmly joint the chip 220 and the substrate 210 and to protect the flip-chip gap H2 away from moisture and contaminations. The increase of the heights of the second copper pillars 240 disposed on the substrate 210 can control and enhance the filling speed to complete filling the underfilling material 260 in a shorter time without any voids.
Moreover, the pillar-to-pillar flip-chip assembly 200 further comprising a plurality of solder balls 270 disposed on the bottom surface 212 of the substrate 210 to enable the chip 220 of the pillar-to-pillar flip-chip assembly 200 to electrically connect to an external printed circuit board. The pillar-to-pillar flip-chip assembly 200 can be a flip-chip package with bare die or a BGA package. The pitch of the solder balls 270 is larger than the one of the second copper pillars 240.](第6欄42行乃至61行)
(当審訳: 図4及び図8に示すように,第1の銅ピラー230と第2銅ピラー240をハンダ材料250によりフリップチップ接合した後に,流動性の高いアンダーフィル材260が配置され,ボイドによるストレスをなくし,チップ220と基板210とを強固に接合し,フリップチップのギャップH2を水分および汚染物質から保護するために,チップ220と基板210との間のフリップチップのギャップH2を完全に埋める。基板210上に配置された第2の銅ピラー240の高さの増加は,アンダーフィル260をボイドを発生させることなく短時間で充填する充填速度を制御し,促進することができる。
また,ピラーツーピラーフリップチップアセンブリ200は,さらに,基板210の下面212に配置された複数のハンダボール270を含み,ピラーツーピラーフリップチップアセンブリ200のチップ220を外部のプリント回路基板に電気的に接続できるようにする。ピラーツーピラーフリップチップアセンブリ200は,ベアダイまたはBGAパッケージとともにフリップチップパッケージとすることができる。ハンダボール270のピッチは,第2の銅ピラー240の1つよりも大きい。)

b 上記記載から,引用文献3には,以下の事項(以下,「引用文献3記載事項」という。)が記載されている。

「外部のプリント回路基板に電気的に接続できるようにしたピラーツーピラーフリップチップアセンブリ200であって,
内部導電性トレース及びビアを有する高密度の両面多層プリント回路基板210と,チップ220と,複数の第1の銅ピラー230と,複数の第2の銅ピラー240と,ハンダ材料250とを備え,
第1の銅ピラー230と第2銅ピラー240をハンダ材料250によりフリップチップ接合した後に,流動性の高いアンダーフィル材260が配置され,チップ220と基板210とを強固に接合し,フリップチップのギャップH2を水分および汚染物質から保護するために,チップ220と基板210との間のフリップチップのギャップH2を完全に埋め,
ピラーツーピラーフリップチップアセンブリ200は,フリップチップパッケージとすること。」

(ウ) 周知技術1及び2
上記引用文献2記載事項及び引用文献3記載事項から,以下の技術は周知技術(以下,それぞれ,「周知技術1」及び「周知技術2」という。)である。

周知技術1
「半導体チップ外から,半導体チップの回路に電気的に接続する際に,接続部の機械的強度を高める等を目的として,コンタクトピラーを用いること。」

周知技術2
「フリップチップパッケージにおいて,アンダーフィル材によりチップと基板とを強固に接合し,フリップチップのギャップを水分及び汚染物質から保護すること。」

(エ) 引用文献4
a 本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった文献である,特開2007-335888号公報(以下,「引用文献4」という。)には,図面とともに次の記載がある。

「【技術分野】
【0001】
この発明は、半導体集積回路装置に関し、特に半導体基板に基板実装用の半田バンプ等の突起状電極が形成されたものに利用して有効な技術に関する。」

「【発明が解決しようとする課題】
【0004】
上記のようなフリップチップ型半導体集積回路装置において、高機能化に向けて内部回路の回路規模が益々増大する傾向にある。回路規模の増大に対応して1つの半導体チップのサイズが大型化する反面、回路の配線幅は小さくなる。このため、例えば、クロックで動作する半導体集積回路装置では、外部端子から供給されたクロックが内部の配線を通して伝えられる間に信号遅延が生じ、個々の内部回路に供給されるクロック間にスキューが生じ、それを吸収するためのタイミングマージンが必要となってクロックの高周波数化が妨げられる。また、低消費電力や、素子の微細化等に対応して電源電圧を降圧して内部回路の動作電圧とする場合、上記内部配線での電圧ロスを防ぐためには複数個の降圧電圧発生回路を設ける必要があり、かかる降圧回路部での消費電流が増大したり、回路規模が増大したりするという問題が生じる。
【0005】
本発明の目的は、動作の高速化、回路の合理的な配置を可能にした半導体集積回路装置を提供することにある。本発明の他の目的は、簡単な構成でチップ内の回路レイアウトの自由度を高くした半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。」

「【発明を実施するための最良の形態】
【0008】
図1には、この発明に係る半導体集積回路装置の一実施例の概略構成図が示されている。図1(A)には、断面部分が示され、図1(B)には平面部分が示されている。この実施例の半導体集積回路装置では、半導体チップ06の一主面側に、図示しな回路素子及び配線が形成される。この配線のうち、最上層の配線によりパッド04が形成される。このパッド40の開口部を除いて第1層目の有機絶縁膜02が形成される。特に制限されないが、この有機絶縁膜02は、ポリイミドにより構成される。
【0009】
このポリイミドからなる第1層目の有機絶縁膜上には、上記半導体チップ06の主面側に形成された少なくとも2つのパッド04間を電気的に接続する導電層としての再配線層05が形成される。そして、かかる再配線層05の表面のうち、バンプ電極03が形成される開口部を除いて第2層目の有機絶縁膜01が形成される。上記バンプ電極は、1つの再配線05に対して少なくとも2個が設けられる。
【0010】
この実施例の再配線05は、単に半導体チップのボンディングパッドから再配線を引き回してバンプ電極の間隔を拡大させて実装基板の配線にバンプ電極を接続して一般的なICパッケージのリードピンに置き換えられるものではなく、2つのバンプ電極03間を相互に接続するととともに、半導体チップに設けられた2個のパッド(ボンディングパッド)に接続するという配線としての役割を持たせるようにするものである。このような再配線05の構成は、次に説明するような電源供給手段として有益なものとなる。
【0011】
特に制限されないが、上記半導体チップ06の主面には、上記2つのパッド04を接続するための最上位配線層07が形成される。この最上位配線層07により、例えば半導体チップ06の主面側に形成された回路素子に電源電圧等の動作電圧が与えられる。
【0012】
図2には、この発明に係る半導体集積回路装置の一実施例の平面図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、ダイナミック型RAM(ランダム・アクセス・メモリ)に向けられており、再配線とそれに接続されるバンプ電極及びパッドのレイアウトが示されている。
【0013】
同図において、バンプ電極は〇で示されており、パッドは小さな□で示されている。これらバンプ電極とパッドとが再配線により相互に接続される。前記再配線05は、その機能に応じて直流電圧用と交流信号用との2種類に分けられる。例示的に示されている1つの配線層605は、従来のウエハ・レベルCSP(chip size package)での再配線と同じく、1つのバンプ電極と1つのパッドとを一対一に対応して接続するものであり、アドレス及び制御信号の入力や、データの入出力に用いられる。これらの各信号線605は、それを通して伝えられるデジタル信号の高速伝達を行うようにするために、寄生容量を小さくすることと、高密度に設けられる複数のパッドに対応して比較的細く形成された配線幅の再配線層が用いられる。」

「【0018】
この実施例では、上記のような直流的な電圧を供給するために再配線層を利用するものの他、交流的な信号を伝える信号線にも再配線層が利用される。再配線層505は、クロックCLKを伝えるものであり、半導体チップの中央部分に設けられたバンプ電極からクロックCLKが供給され、中央部に設けられたパッド及び上下端に設けられたパッドに対してクロックCLKを伝えるようにする。これにより、大記憶容量化のために比較的大きなサイズに形成された半導体チップに対して、低抵抗値の再配線層55によりクロックCLKの分配が行われるととなり、内部回路でのクロックCLKのスキューが低減されて、動作の高速化が可能になるものである。
【0019】
特に制限されないが、この実施例のDRAMチップでは、4つのメモリバンクを持つ、シンクロナスDRAM又はDDR構成のシンクロナスDRAMであり、上記4つのメモリバンクから64ビット単位でのメモリアクセスが行われるようにされる。入出力回路は、64個から構成されて半導体チップの中央部に上下方向に並んで配置される。したがって、その動作電圧VDDQ及びVSSQを供給する電源線としての再配線層305及び405がかかる入出力回路に対応して上記のように設けられる。
【0020】
上記のように64個の入出力回路が半導体チップの中央部に比較的長い距離を持って分散して配置される。このため、上下端に配置される入出力回路間の距離が長くなり、クロックCLKの伝搬遅延がそのままスキューとして現れて、高速化を妨げる。この実施例では、中央部にクロックCLKを供給するバンプ電極を設けて、そこから上下に分岐して再配線505によりクロックCLKの分配を行うものであるので、上記上下端に配置された入出力回路の距離に対して半分の距離でクロックを分配すること、及び低抵抗の再配線505を用いることにより、クロックの供給経路での伝搬遅延を小さくすることができる。つまり、クロックのスキューは、バンプ電極に隣接して設けられたパッドからクロックを受ける回路と、両端に設けられたパッドからクロックを受ける回路とのスキューが最大となり、上記のような再配線505を利用することにより大幅に低減させることができる。」

「【0049】
図12には、この発明が適用されるDRAMの他の一実施例の概略レイアウト図が示されている。この実施例のDRAMのレイアウトは、クロック入力系を除いて前記図2のDRAMの再配線及びパッドに対応している。すなわち、メモリアレイ又はメモリマット14は、前記同様に複数に分割されて設けられる。半導体チップの縦中央部分には、前記同様に64個の入出力回路が分散して配置され、それに対応して入出力制御回路114が設けられる。入出力制御回路114は、上記チップの縦中央部を挟むように2つの分けられたメモリアレイ14に対して4個ずつが設けられる。これにより、1つの入出力制御回路114では、8個の入出力回路を受け持つこととなる。
【0050】
上記左右のメモリアレイに対応して設けられた4個ずつの出力制御回路114は、それに供給されるクロック入力用のパッドCLKU1ないしCLKU4及びCLKD1ないしCLKD4が設けられ、再配線12によってクロック再生回路110で形成された内部クロックが伝えられる。クロック入力用の半田バンプ電極10から入力されたクロックCLKは、再配線12によってパッドCLKCまで伝えられ、そこからチップ上配線15によって、クロック再生回路110に伝えられる。クロック再生回路110は、PLL回路又はDLLあるいはSMD回路からなり、上記外部から供給されたクロックCLKに対応した内部クロック信号を形成する。この形成された内部クロック信号は、上記チップ上配線によりパッドCLK2に伝えられ、そこからは上記再配線12によって上記各クロック入力用のパッドCLKU1ないしCLKU4及びCLKD1ないしCLKD4に分配される。
【0051】
図13には、図12のDRAMのクロック入力部の一実施例のブロック図が示されている。クロック入力用のバンプ電極10は、再配線12によってクロック入力パッドCLKCに接続される。クロック入力パッドCLKCから供給されたクロックは、チップ上配線によりクロック再生回路110の入力に伝えられる。このクロック再生回路110は、前記のようにPLL回路、DLL回路あるいはSMD回路のようなクロック同期化回路からなり、クロック入力用のバンプ電極10から供給されたクロックと、所定の位相差を持つようにして同期化された内部クロック信号を形成する。
【0052】
例えば、外部から供給されたクロックをそのまま内部回路に伝えると、外部から供給されるクロックを受ける入力バッファ回路での信号遅延分だけ、内部クロックが遅れてしまう。この位相遅れを補償するために、PLL回路やDLLあるいはSMD回路が用いられる。
【0053】
PLL(フェーズ・ロックド・ループ)回路では、外部から供給されたクロックとVCO等の電圧制御発振回路で形成されたクロックとの位相差(周波数差)を位相比較器で比較し、両者を一致させるような制御信号を形成して上記VCOを制御するものである。このPLL回路では、上記PLLループ内に、言い換えるならば、上記位相比較器で比較されるクロックに上記入力バッファに対応したレプリカ回路で形成された遅延回路を挿入することにより、外部クロックと内部クロックとの位相差を無くしたり、あるいは上記遅延時間を入力バッファでの遅延時間よりも大きく形成して外部クロックに対して内部クロックの位相を進めたりすることができる。
【0054】
例えば、位相が進められた内部クロックを生成すると、かかる内部クロックによりデータを出力する際において、出力回路での信号遅延を補償して、上記外部から供給されたクロックと同期してデータ出力を行うようにすることができる。また、PLL回路ではN分周回路を上記PLLループ内に挿入すれば、外部クロックに対して周波数をN逓倍させた内部クロックを形成することができる。
【0055】
DLL(ディレイ・ロックド・ループ)回路では、可変遅延回路で遅延されたクロックと、1周期遅れて入力されたクロックとを位相比較器で比較し、両者が一致するように上記可変遅延回路の遅延時間を制御するものであり、前記PLL回路と同様に上記位相比較器で比較されるクロックに、クロック入力用の入力バッファに対応したレプリカ回路で形成された遅延回路を挿入することにより、外部クロックと内部クロックとの位相差を無くしたり、あるいは上記遅延時間を入力バッファでの遅延時間よりも大きく形成して外部クロックに対して内部クロックの位相を進めたりすることができる。
【0056】
SMD(シンクロナス・ミラー・ディレイ)回路は、PLL回路やDLL回路のようなフィードバックループを含まないクロック同期回路であり、同期に必要な時間(ロック時間)が2?3サイクルと短い。これは、入力クロックの周期を遅延回路の段数として測定することにより上記ロック時間を短くすることができる。この測定回路は、遅延回路の構成要素1段当たりの遅延時間を時間分解能として測定するものであり、一般的にはCMOSインバータ回路の2段分の遅延時間程度になる。このようなSMDを用いたクロック同期回路の例として、特開平8-237091号公報がある。
【0057】
上記クロック再生回路110で生成された内部クロックは、パッドCLK2までチップ上配線で導かれ、そこからは再配線12によって入出力制御回路114のクロック入力用パッドCLKU1?4及びCLKD1?4に分配される。入出力制御回路114は、例えばアドレス入力パッド113と、かかるパッド113から入力されたアドレス信号を受けるアドレス入力バッファ112と、アドレス信号を取り込むアドレス入力レジスタ111を含む。上記内部クロックは、アドレス入力レジスタ111に供給される。この場合、外部クロックと上記アドレスレジスタに伝えられる内部クロックとを同期化させることにより、クロック入力経路での信号遅延を補償することができる。」

「【0069】
図18及び図19は、この発明に係る半導体集積回路装置の再配線の製造方法の一実施例を説明するための該素子構造断面図が示されている。図18(A)において、半導体基板に多数の回路素子が形成された半導体チップ201表面にボンディングパッド202(202a及び202b)を形成し、ボンディングパッド202の開口部を除いて、保護層203で覆った状態のウエハ断面が示されている。同図(A)に示されるものは、従来のワイヤボンディング接続用ウエハの完成段階に相当する。
【0070】
図18(B)に示されるように、 上記ウエハの表面に下部絶縁層204を形成し、かかる下部絶縁膜204には、ボンディングパッド202(202a及び202b)の部分を開口させる。
【0071】
図18(C)に示されるように、ボンディングパッド202aからバンプ電極を形成すべき位置まで再配線205を形成すると同時に、検査専用パッド202bについても再配線層295を形成する。
【0072】
図18(D)に示されるように、表面絶縁層206を形成し、再配線層205、295のボンディングパッド202(202a及び202b)直上部及びバンプ電極の形成部位分を露出させる。
【0073】
図19(E)に示されるように、バンブ電極形成部にバンプ電極下地金属207を形成すると共に、ボンディングパッド202(202a及び202b)の上部にもバンプ電極下地金属層297を同時に形成する。上記のようにして形成されたボンディングパッド202(202a及び202b)直上部のバンプ電極下地金属層297は、電源または信号入出力用ボンディングパッド202aに対応した検査パッド209a及び検査専用ボンディングバッド202bに対応した検査パッド209bとなる。
【0074】
図19(F)に示されるように、検査パッド209a,209bにプローブ211の先端を接触させてプローブ検査を行い、回路の冗長性を利用した不良品の救済や機能の選択を行い良品と不良品の選別等を実施する。
【0075】
図19(G)に示されるように、バンプ電極下地金属207上に半田でバンプ電極208を形成し、完成したウエハを個々のチップに切断分離(ダイシング)することによってフリップチップ型半導体集積回路装置が得られる。ボンディングパッド202若しくはその表面の材料には通常アルミニウムまたはアルミニウム合金が使用されるが、半導体素子内部の配線材料の種類によっては、銅や他の金属を用いても良い。
【0076】
保護層203の材質はシリコン酸化膜やシリコン窒化膜などの無機膜のほか、ポリイミドのような有機膜、及びこれらの組合せが用いられる。下部絶縁層204の材質は、基板実装後に半導体集積回路装置と実装基板の熱膨張差などによってバンプ電極208に作用する応力(応力・歪み状態)を緩和すると共に再配線205のキャパシタンスを低減するため、ポリイミドやフッ素系樹脂、各種エラストマ材料のような低弾性率(低弾性係数)かつ低誘電率の有機材料が望ましい。ここで、エラストマ材料としては、シリコン系、アクリル系などのゴム材料や、これらゴム材料を配合した低弾性率の高分子材料などが挙げられる。
【0077】
下部絶縁層204は、ワニスのスピンコートや印刷、あるいはフィルムの貼り付けによって形成される。下部絶縁層204の厚さは応力及びキャパシタンス低減の観点から3μm程度以上あることが望ましい。ただし、保護層203に有機膜が用いられている場合は、下部絶縁層204をこれより薄くするか、または省略することもできる。
【0078】
前記再配線205には例えば,厚さ1?5μm程度の銅または鋼合金の上下に厚さ0.1?0.5μm程度のクロム、チタン、ニッケル、ニッケル合金等を積層した3層配線構造を使用する。またアルミニウム及びその合金を使用することもできる。
【0079】
前記表面絶縁層206の材質は、バンプ電極208に作用する応力を緩和するため、ポリイミドやエポキシ、フッ素樹脂、更には各種エラストマ材料のような、低弾性率の有機材料が望ましい。また、前記再配線の下側絶縁膜(更なる絶縁膜)は、バンプ電極にかかる応力吸収のため柔らかいものがよく、上側絶縁膜206は、保護の鶴点から下側絶縁膜204よりも比較的硬い材料を選択してもよい。具体的には、上側絶縁膜206及び下側絶縁膜204は、感光性ポリイミド樹脂膜で形成され、熱処理(キユア)前の溶剤量、分子量、フィラーの含有量などを変化させることによって、最終的な膜の硬さ(弾性率)を変化させることが可能である。また、上下絶縁膜を異なる材料で形成してもよい。この場合、例えば、上側絶縁膜206をエポキシ系樹脂で形成し、下側絶縁膜204をポリイミド系樹脂で形成することが考えられる。
【0080】
前記バンプ電極下地金属207としては、クロム、ニッケル、ニッケル・タングステン、ニッケル・銅等の半田バリア性の高い金属を厚さ0.3?3μm程度形成することが望ましく、さらに半田の濡れ性及びプローブとの電気的接続性を確保するため、表面に厚さ0.1μm程度の金の薄膜層を形成しておくことが望ましい。前記半田バンプ電極208は、半田バンプ電極下地金属207上に半田ペーストを印刷するか、又は予め一定寸法に成形済みの半田ボールを転写した後、リフローさせることによって形成することができる。
【0081】
上記のように電源、信号入出力用ボンディングパッド202a、プロープ検査用ボンディングパッド202bの両方の直上部に検査パッド209を設けることによって、再配線工程後にプローブ検査を実施することが可能となるので、再配線工程前のボンディングパッド202の損傷による接続信頼性の低下を防止することができる。特に、この実施例のように再配線を信号を分配する配線として用いるときには、そのプローブ検査は重要になるものである。」

【図12】

【図13】

b 上記記載から,以下のことが言える。
(a) 【図12】から,「複数の入出力制御回路114」は,「半導体チップ」の複数の場所に形成されていると認められる。

そうすると,引用文献4には以下の事項(以下,「引用文献4記載事項」という。)が記載されていると認められる。

「フリップチップ型半導体集積回路装置において,
半導体チップ内のPLL回路等からなるクロック再生回路110で生成された内部クロックを,パッドCLK2を介して再配線によって,複数の入出力制御回路114のクロック入力用パッドCLKU1?4及びCLKD1?4に分配し,半導体チップ内の複数の場所に形成された複数の入出力制御回路114に供給すること。」

(オ) 引用文献5
a 本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった文献である,特開2000-77607号公報(以下,「引用文献5」という。)には,図面とともに次の記載がある。

「【0001】
【発明の属する技術分野】本発明は、集積回路パッケージ層を介した集積回路信号の分配に関する。より詳細には本発明は、集積回路パッケージ層を介してタイミング決定信号を分配することによって、ワイヤ遅延及び信号スキューを最小限に抑える、集積回路パッケージ層を介した集積回路信号の分配に関する。」

「【0007】理論的には、集積回路パッケージ層を介したタイミング決定信号の分配によって、集積回路の遠隔コーナで受信された信号のコピー間に見受けられる相違が軽減されるはずであり、このため集積回路の動作周波数を高め、従って所定の集積回路製作技術に関する性能を高めることが可能になる。この「理論的」利点を支援する多くの要素が存在する。第1にパッケージ配線は、オンチップ配線よりも抵抗が小さい。パッケージ配線は一般に銅から形成されるが、オンチップ配線は一般にアルミ合金から形成される。さらにパッケージワイヤは、オンチップワイヤよりも幅広で、厚めにすることが可能である(従って、パッケージ配線に関連した抵抗は、さらに小さくすることができる)。
【0008】パッケージ配線のもう1つの利点は、オンチップ金属利用率が低下することである。結果として、集積回路製作プロセスにおけるより小さいダイ寸法及び/又はより少ない金属層の利用が可能になり、信号遅延及びスキューをさらに低減することができる(ダイが小さくなれば、信号が伝搬しなければならない距離が短くなる)。代替案として、信号経路をパッケージに移すことによって解放されるオンチップ領域を追加機能(例えば、より大形のキャッシュ、追加機能装置等)に利用することも可能である。
【0009】パッケージ配線のさらにもう1つの利点は、パッケージ上における信号スキューの原因が少ないことにある。オンチップ信号経路と同様、経路指定の不整合(例えば、非理想的経路長、ILD変動等)によって生じるスキューもやはり存在する。しかしながら経路指定スキューの原因はかなり減少する。例えば製造プロセス変動によって誘発されるスキューははるかに少なくなり、リピータの不整合に帰することが可能なスキューは排除される(なぜならリピータはパッケージ配線に関して利用されない)。」

「【0011】
【発明が解決しようとする課題】従って本発明の第一の目的は、改良されたパッケージ信号分配方法及び装置を提供することであり、この方法及び装置では、低減した遅延及びスキューを備える集積回路の遠隔位置にクロックのようなタイミング決定信号が分配される。」

「【0024】図1?6及び8には、こうした方法を実施するための装置が例示されている。この装置は一般に、集積回路パッケージ100(図1)と、集積回路パッケージ100の内部に取り付けられた集積回路200(図2)を含むことが可能である。集積回路パッケージ100には、1つ以上の伝送線路618?664、818(図5、6及び8)が形成されたパッケージ層404(図4)が含まれている。各伝送線路818の第1の端部834(図8)は、集積回路200内に配置された駆動回路806(あるいは、2つ以上の伝送線路に共通の駆動回路)に結合されている。各伝送線路818の第2の端部836は、集積回路200内に配置された受信回路832に結合されている(各伝送線路は、異なる受信回路に結合されている)。各伝送線路818は、伝送線路818の端部834、836の一方又は両方に終端インピーダンスを接続して、適正に終端されている。」

「【0029】図3には、図1に示す装置の断面300が示されている。図3には、チップ200とそのパッケージ102、104の間の領域接続部302、304が示されている。領域接続部302、304には、例えば加熱されると、チップ200とそのパッケージ102、104の間に接続部302、304を形成するC4ハンダバンプを含むことができる。C4ハンダバンプ302、304は、チップ200のいずれかの表面にあって、チップ200とプリント回路基板(例えば、ボールグリッドアレイ106のハンダバンプを介して)を相互接続することもできるし、あるいは代わりに、チップ200とパッケージ内部に存在する材料層(例えば、パッケージ100のベース102又はキャップ104の層)を相互接続することもできる。
【0030】図3には、そのパッケージ100に対する領域接続部302、304を備えたチップ200が示されているが、チップ200は、領域接続部302及び/又は他の接続部を介してそのパッケージ100に接続することができる。例えばチップ200は、チップ200上のパッドとパッケージ102上のパッドの間にボンディングされた細いワイヤを介して、そのパッケージ100に接続することが可能である。
【0031】図4には、図1?3の集積回路パッケージ内の典型的な層402、404、406、408がより詳細に示されている。これらのパッケージ層には、金属層402、第1の誘電体層406、銅層404及び第2の誘電体層408が含まれている。図4は、集積回路パッケージ200内に配置可能な層を例示しただけのものであり、実際にはより多くの、あるいはより少ない層を設けることも可能である。層間、すなわち層404と集積回路200の間の相互接続は、中間層408にバイア412を形成し、第1の層404の材料(例えば、銅)がバイア412を通って流れ、第2の層(例えば、集積回路チップ200におけるC4ハンダバンプ410)と接触できるようにすることによって形成される。こうして、チップ200内の信号をチップのパッケージの層404に送り込み、チップ200上の1つ以上の遠隔位置に分配することが可能になる。
【0032】前述のように、信号に「オフチップ」経路指定を施す理由の1つは、より小さいオフチップ抵抗を利用するためである。チップ上の金属層には、アルミ合金のトレースが含まれる場合が多いが、チップ外の金属層には、銅のトレースを含むことが可能である。銅は、アルミ合金よりはるかに優れた導体である(約2?3倍優れている)。しかしながらオフチップクロック分配ネットワークの従来の実施態様に関する問題は、こうした分配方式の実施者が、オフチップクロック分配ネットワークをRCネットワークとして扱ったことにある。従来のオフチップクロック分配ネットワークは、パッケージ層の抵抗が、オンチップ抵抗よりも小さいという前提の下に製作されたが、同時にこれらのネットワークは、パッケージ層のキャパシタンスが相対的に重要であるという前提の下においても製作されている。実際には、それは違っている。パッケージ層クロック分配の理論的利点を実現する上での重要な点は、パッケージ層の抵抗とキャパシタンスが、両方とも小さく、R<<ωL及びR<<1/ωCという前提の下に、オフチップクロック分配ネットワークを設計することにある。
【0033】これらの前提が正しければ、パッケージ層のトレースは、RCネットワークの脚ではなく、2ポイント間伝送線路として最適に構成される。Hツリー分配ネットワークは、チップのRC環境(又は、他の任意のRC環境)内で実施される場合には、かなりの利点をもたらすが、パッケージ層で実施される場合には、インピーダンスの不連続性を生じる場合が多いので、制限要素をもたらすことになる。これらのインピーダンス不連続性によって、さらに信号の反射、従ってスキューが生じることになる。
【0034】結果として、図5には、パッケージ信号分配のための典型的な信号分配方式500が示されている。望ましい分配方式において、共通のクロック信号が、8つのドライバ602?616(図6)によってオフチップ駆動される。複数のドライバ602?616が利用されるので、各ドライバが受ける見掛けのインピーダンスは、比較的高い一定のレベルに留まり、信号ドライバに対応する受信器とのインピーダンス整合は、より正確になる。
【0035】各ドライバ602?616は、同様の構成であり、クロック信号を3つの適正に終端された2ポイント間伝送線路(例えば、618?622)に送り込む。伝送線路は、例えばエッチングプロセスによってパッケージ層に形成することが可能である。共通信号を分配するために利用される各伝送線路618?664は、長さ及び特性インピーダンスがほぼ等しいことが望ましい。こうして、各伝送線路618?664は、信号の反射による劣化(例えば、スキュー)を最小限に抑えて、クロック信号の波面700(図7A)を伝搬する。図5及び6に示す伝送線路618?664には、「鋭い」屈曲部が含まれているが、伝送線路の屈曲部は、丸みをつけて、伝送線路に対するインピーダンスの不連続性の導入を減少させることが望ましい(実際、屈曲部の少ない又は屈曲部のない伝送線路は、インピーダンスの不連続性を含む可能性がいっそう低下するが、実際の経路選択要件によって、こうした「屈曲部のない」伝送線路の利用は制限されるか、あるいは阻止される場合さえある)。
【0036】図7A及び7Bには、信号の反射を低減させることが重要である理由が示されている。図7Aには、時点Aにおいて、伝送線路のドライバによって、信号波面(論理「0」(GND)から論理「1」(VDD)への、又はこの逆の遷移を表す)が誘発されるものと仮定して、適正に終端された2ポイント間伝送線路の受信端に生じる波形が示されている。時点Aのすぐ後の時点Bにおいて、信号波面が、伝送線路の受信端に到達する。
【0037】図7Bには、1)適正に終端されなかった伝送線路、2)RC定数が極めて低い媒体で実施されるHツリーネットワークの脚、のいずれかの受信端に生じる波形が示されている。図7Bでは、伝送線路又はHツリーネットワークのドライバによって、図7Aと同じ信号波面が誘発されるものと仮定している。時点Bにおいて、Hツリーネットワークの受信端で、電圧の揺らぎが認められる。しかしながらHツリーネットワークのブランチ、分岐によって(又は、適正な終端が施されてないことによって)生じる反射のため、受信端は、V_(TH)(受信器のしきい値電圧)を超える電圧を受信することはなく、Hツリーネットワークの駆動端によって送り出される論理「1」は認識されない。時点B以後のある時点において、Hツリー受信器によって受信される信号は、実際のところV_(TH)を超えて上昇する可能性があるが、その後Hツリー受信器が、論理「1」が送られてきたことを認識できる前に、V_(TH)未満にまで降下する。ある時点(例えば、時点C)において、ネットワークを介して伝搬した多くの信号反射が鎮静すると、V_(TH)を超える電圧が受信器によって認識されるので、スイッチする。
【0038】従って、パッケージ分配ネットワークを介して信号波面(すなわち、明確なエッジを備える信号)を伝搬させるために、信号の反射を軽減すると、受信器のスイッチングがより高速化され、パッケージ分配ネットワーク内における遅延が減少する。また信号の反射を軽減すると、信号のコピー間におけるスキューの確率も低下する。
【0039】図6に示す駆動回路、ドライバ602?616は、共通の信号源によって駆動可能である。図8にはこうした構成が示されている。信号源802がクロック源であれば、信号源802は、おそらく外部クロック源から生じ、1)ボールグリッドアレイのハンダボールを介して、さらに2)集積回路200とそのパッケージ100の間のC4ハンダバンプ(又は、他の接続部)を介して、内部クロック源回路要素802に供給されるシステムクロック信号を受信することになるであろう。
【0040】信号源802は、1つ以上の駆動回路804、806、808を駆動する。駆動回路は、当該技術において既知のところであり、特定のドライバの実施例は、この開示の範囲を超えることになる。各駆動回路804?808は、それぞれC4ハンダバンプ816接続部(又は、ワイヤもしくは他の接続手段)によって、1つ又は複数の2ポイント間伝送線路810、812、818を駆動する。各伝送線路818の第1の端部834及び/又は第2の端部836は、伝送線路818に対して適正に整合させられた(それによって、伝送線路818の反射が軽減される)特性インピーダンス840(例えば、50Ωの抵抗器)によって終端されている。図8には、負荷終端が示されている。ただし回路設計者は、代わりに(又は、追加して)信号源終端の利用を選択することも可能である。
【0041】伝送線路818を介して伝送される信号は、第2のC4ハンダバンプ820によって受信され、集積回路200に戻され、その後局部的信号分配ネットワーク838のドライバ832に加えられる。」

【図5】

【図8】

b 上記記載から,以下のことが言える。
(a) 図5から,伝送線路618?664の終端は,集積回路の複数の場所にあるから,ドライバ832も集積回路の複数の場所にあると認められる。

そうすると,引用文献5には以下の事項(以下,「引用文献5記載事項」という。)が記載されていると認められる。

「集積回路200を備えた,集積回路パッケージであって,
集積回路パッケージ層を介してタイミング決定信号を分配することによって,ワイヤ遅延及び信号スキューを最小限に抑える,集積回路パッケージ層を介した集積回路信号の分配に関し,
集積回路パッケージには,1つ以上の伝送線路が形成されたパッケージ層404が含まれ,
共通クロック信号が駆動回路により駆動され,C4ハンダバンプ816接続部(又は,ワイヤもしくは他の接続手段)によって,複数の2ポイント間伝送線路を駆動し,
伝送線路を介して伝送される信号は,第2のC4ハンダバンプ820によって受信され,集積回路200に戻され,その後局部的信号分配ネットワーク838の集積回路の複数の場所にあるドライバ832に加えられること。」

(カ) 周知技術3
上記引用文献4記載事項及び引用文献5記載事項から,以下の技術は周知技術(以下,それぞれ,「周知技術3」という。)である。

周知技術3
「クロック信号を分配する際に,一つの回路から半導体チップの複数の場所にある回路に伝送路を用いて分配すること。」

(3)引用発明との対比
ア 本件補正発明と引用発明を対比する。
(ア) 引用発明の「半導体装置300」は,本件補正発明の「装置」に相当する。

(イ) 引用発明の「半導体チップ100」は,「シリコン上に形成された半導体チップを個片化した」ものであるからダイであると言え,又,「第1および第2の副導電部材141および142は,半導体チップ100の外側部分に面して」いるから「外側部分」を有しており,さらに,「半導体チップ100の内側部分に形成された複数の回路を備え」ているから,引用発明の「半導体チップ100」は,本件補正発明の「外側部分と、複数の回路を備える内側部分とを備えるダイ」に相当する。

(ウ)引用発明の「半導体チップ100の内側部分に形成された複数の回路のうちの,第1の回路110」は,「半導体チップ100」の特定の場所(エリア)に形成されていることは明らかであるから,引用発明の「第1の回路110」は,本件補正発明の「前記ダイの第1のエリアに形成された第1の回路」に相当する。

(エ)引用発明の「半導体チップ100の内側部分に形成された複数の回路」のうちの「第2の回路120」は,「半導体チップ100」の特定の場所(エリア)に形成されていることは明らかであるから,引用発明の「第2の回路120」と,本件補正発明の「前記ダイの複数の第2のエリアに形成された複数の第2の回路」は,前記ダイの第2のエリアに形成された第2の回路である点で共通する。

(オ)引用発明の「半導体チップ100の外側部分に面して」いる「第1および第2の副導電部材141および142」は,取り付けられた「導電性ボール144」を介して,「基板297上に形成された第2の導電部材298にハンダ付けされ」ているから,「半導体チップ100の内側部分に形成された」「第1の回路110および第2の回路120」と「基板297上に形成された第2の導電部材298」との接触(コンタクト)を行う構成であると言える。
そうすると,引用発明の「第1の副導電部材141」は,本件補正発明の「前記第1の回路に電気的に接続され」る「前記ダイの前記外側部分上の第1の外側コンタクト手段」に相当する。
また,引用発明の「第2の副導電部材142」と,本件補正発明の「前記複数の第2の回路に電気的に接続され」る「前記ダイの前記外側部分上の」「第2の外側コンタクト手段」とは,前記第2の回路に電気的に接続される前記ダイの前記外側部分上の第2の外側コンタクト手段である点で共通する。

(カ)引用発明の「第2の導電部材298」は,「第1の回路110からの第1の駆動信号が,第1の副導電部材141,第1の副導電部材141に取り付けられた導電性ボール144,基板上297上に形成された第2の導電部材298,第2の副導電部材142に取り付けられた導電性ボール144,第2の副導電部材142,を介して,第2の回路120に伝達され」る際の,「第1の駆動信号」の配線手段であり,また,引用発明の「第2の導電部材298」は,「半導体チップ100」の外側部分である「基板297」上に形成されているから,「前記ダイの前記外側部分上に位置する」配線手段であると言える。
そうすると,引用発明の「第2の導電部材298」と,本件補正発明の「前記第1の回路から前記複数の第2の回路へ信号を分配するように、前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して、前記複数の第2の回路を前記第1の回路に電気的に接続するための配線手段、ここにおいて、前記配線手段は、前記ダイの前記外側部分上に位置する」こととは,前記第1の回路から前記第2の回路へ信号を送るように,前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して,前記第2の回路を前記第1の回路に電気的に接続するための配線手段,ここにおいて,前記配線手段は,前記ダイの前記外側部分上に位置する点で共通する。

(キ)引用発明の「第1の回路110からの第1の駆動信号が,第1の副導電部材141,第1の副導電部材141に取り付けられた導電性ボール144,基板上297上に形成された第2の導電部材298,第2の副導電部材142に取り付けられた導電性ボール144,第2の副導電部材142,を介して,第2の回路120に伝達される」ことの「第1の駆動信号」と,本件補正発明の「前記第1の回路によって生成され、前記複数の第2の回路に供給される前記信号」は,前記第1の回路によって生成され,前記第2の回路に供給される前記信号である点で共通する。

(ク)そうすると,本件補正発明と引用発明は以下の点で一致し,又,相違する。
[一致点]
「装置であって,
外側部分と,複数の回路を備える内側部分とを備えるダイ,ここにおいて,前記内側部分の前記複数の回路は,
前記ダイの第1のエリアに形成された第1の回路と,
前記ダイの第2のエリアに形成された第2の回路と,
を備える,と,
前記ダイの前記外側部分上の第1の外側コンタクト手段および第2の外側コンタクト手段,ここにおいて,
前記第1の外側コンタクト手段は,前記第1の回路に電気的に接続され,
前記第2の外側コンタクト手段は,前記第2の回路に電気的に接続され,
前記第1の回路から前記第2の回路へ信号を送るように,前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して,前記第2の回路を前記第1の回路に電気的に接続するための配線手段,ここにおいて,前記配線手段は,前記ダイの前記外側部分上に位置する,と,
を備える装置。」

[相違点1]
「第2の回路」について,本件補正発明は「前記ダイの複数の第2のエリアに形成された複数の第2の回路」であるのに対して,引用発明の「第2の回路120」は複数であるのか不明である点。

[相違点2]
「第2の外側コンタクト手段」について,本件補正発明は「前記複数の第2の回路に電気的に接続され」ているのに対して,引用発明の「第2の導電部材298」は複数の「第2の回路120」に接続していない点。

[相違点3]
本件補正発明は「前記第1の外側コンタクト手段および前記第2の外側コンタクト手段は、複数のコンタクトピラーを備える」のに対して,引用発明は「コンタクトピラー」を備えていない点。

[相違点4]
「前記第1の回路から前記第2の回路へ信号を送るように,前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して,前記第2の回路を前記第1の回路に電気的に接続するための配線手段,ここにおいて,前記配線手段は,前記ダイの前記外側部分上に位置する」ことについて,本件補正発明は「前記第1の回路から前記複数の第2の回路へ信号を分配するように、前記第1の外側コンタクト手段および前記第2の外側コンタクト手段を介して、前記複数の第2の回路を前記第1の回路に電気的に接続するための配線手段、ここにおいて、前記配線手段は、前記ダイの前記外側部分上に位置する」のに対して,引用発明の「第2の導電部材298」は,「第2の回路120」が複数でないために,「第1の駆動信号」の分配をしておらず,また,複数の「第2の回路120」を「第1の回路110」に電気的に接続することを行っていない点。

[相違点5]
本件補正発明は「パッケージ、ここにおいて、前記ダイは前記パッケージによって支持され、前記パッケージは前記配線手段を備える」のに対して,引用発明は対応する構成の明示がない点。

[相違点6]
本件補正発明は「前記第1の回路によって生成され、前記複数の第2の回路に供給される前記信号は、前記パッケージ内に留まる」のに対して,引用発明の「第1の駆動信号」がパッケージ内に留まるのか不明である点。

(4)判断
以下,各相違点について検討する。
ア [相違点1],[相違点2],[相違点4]について
引用文献1[0027]に「In example embodiments, the driving signal, for example, may have a clock signal having a digital signal format. 」(当審訳:実施形態において,駆動信号は,例えば,デジタル信号形式のクロック信号を有していてもよい。)と記載されているように,引用発明の「第1の駆動信号」は,「クロック信号」を対象としている。
そして,周知技術3にあるように,クロック信号を分配する際に,一つの回路からチップの複数の場所にある回路に伝送路を用いて分配することは周知技術であるから,引用発明において,「第1の駆動信号」を「クロック信号」とした際に,「第2の回路120」を複数とし,「半導体チップ100」の複数の場所にあることとし,[相違点1]に係る構成と同様の構成とすることは,当業者がチップ内のクロック信号の分配を考慮する際に適宜為し得ることである。
その際に,「第2の導電部材298」を複数の「第2の回路120」に接続し,[相違点2]及び[相違点4]に係る構成と同様の構成とすることも,当業者が容易に想到することである。

イ [相違点3]について
周知技術1にあるように,半導体チップ外から,半導体チップの回路に電気的に接続する際に,接続部の機械的強度を高める等を目的として,コンタクトピラーを用いることは周知技術であるから,接続部の機械的強度を高める等を目的として,引用発明の「副導電部材141および142」にコンタクトピラーを備える構成とし,[相違点3]に係る構成とすることは,当業者が容易に為し得ることである。

ウ [相違点5]及び[相違点6]について
周知技術2にあるように,フリップチップパッケージにおいて,アンダーフィル材によりチップと基板を強固に接合し,フリップチップのギャップを保護することは,周知技術であるから,引用発明において,「半導体チップ100は基板297上にフリップチップ方式で配置され」る際に,半導体チップ100と基板297を強固に接合し,そのギャップを保護するために,上記周知技術2を採用し,全体を「フリップチップパッケージ」とすることにより,[相違点5]に係る構成とすることは,当業者が容易に為し得ることである。
また,その際に,引用発明の「半導体装置300」は「フリップチップパッケージ」の内部に構成されることとなるから,「半導体装置300」の外部に出ない「第1の駆動信号」は「フリップチップパッケージ」の内部に留まることとなり,引用発明を[相違点6]に係る構成を得ることも,当業者が容易に為し得ることである。

エ そして,これらの相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,引用発明及び引用文献2ないし5に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。

3 本件補正についてのむすび
よって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
平成30年5月23日にされた手続補正は,上記のとおり却下されたので,本願の請求項に係る発明は,平成29年8月8日にされた手続補正により補正された特許請求の範囲の請求項1ないし14に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下,「本願発明」という。)は,その請求項1に記載された事項により特定される,前記第2[理由]1(2)に記載のとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は,この出願の請求項1ないし14に係る発明は,本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明及び引用文献2に記載された事項に基づいて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

引用文献1:米国特許出願公開第2007/0102814号明細書
引用文献2:米国特許出願公開第2012/0126368号明細書

3 引用文献
原査定の拒絶の理由で引用された引用文献1ないし2及びその記載事項は,前記第2の[理由]2(2)に記載したとおりである。

4 対比・判断
本願発明は,前記第2の[理由]2で検討した本件補正発明から,「前記第1の回路によって生成され、前記複数の第2の回路に供給される前記信号は、前記パッケージ内に留まる」との限定を削除したものである。
そうすると,本願発明の発明特定事項を全て含み,さらに他の事項を付加したものに相当する本件補正発明が,前記第2の[理由]2(3),(4)に記載したとおり,引用発明及び周知技術1ないし3に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり,本願発明は,特許法第29条第2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-04-26 
結審通知日 2019-05-07 
審決日 2019-05-20 
出願番号 特願2015-530109(P2015-530109)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 小堺 行彦高橋 宣博戸次 一夫  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
鈴木 和樹
発明の名称 外部配線を使用してダイ信号をラウティングするための方法および装置  
代理人 岡田 貴志  
代理人 井関 守三  
代理人 中丸 慶洋  
代理人 福原 淑弘  
代理人 蔵田 昌俊  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ