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審決分類 |
審判 全部申し立て 2項進歩性 H04N 審判 全部申し立て 特36条4項詳細な説明の記載不備 H04N 審判 全部申し立て 特36条6項1、2号及び3号 請求の範囲の記載不備 H04N 審判 全部申し立て 1項3号刊行物記載 H04N |
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管理番号 | 1357618 |
異議申立番号 | 異議2018-700302 |
総通号数 | 241 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許決定公報 |
発行日 | 2020-01-31 |
種別 | 異議の決定 |
異議申立日 | 2018-04-11 |
確定日 | 2019-10-11 |
異議申立件数 | 1 |
訂正明細書 | 有 |
事件の表示 | 特許第6211145号発明「スタックトチップイメージングシステム」の特許異議申立事件について、次のとおり決定する。 |
結論 | 特許第6211145号の特許請求の範囲を訂正請求書に添付された訂正特許請求の範囲のとおり、訂正後の請求項〔1?8〕、〔9?13〕、〔14?19〕について訂正することを認める。 特許第6211145号の請求項1?8、14?17、19に係る特許を維持する。 特許第6211145号の請求項9?13、18に係る特許についての特許異議の申立てを却下する。 |
理由 |
第1 手続の経緯 特許第6211145号(以下、「本件特許」という。)の請求項1?19に係る特許についての出願は、2012年(平成24年)4月27日(パリ条約による優先権主張外国庁受理2011年9月21日、米国、2012年2月21日、米国)を国際出願日とする特願2014-531323号の一部を平成28年7月5日に新たな特許出願としたものであって、平成29年9月22日にその特許権の設定登録(特許公報発行日 平成29年10月11日)がされ、平成30年4月11日に特許異議申立人キヤノン株式会社により請求項1?19に対して特許異議の申立てがされたものである。 そして、その後の経緯は次のとおりである。 平成30年 6月13日付け 取消理由通知 同年 9月14日 訂正請求書、意見書の提出(特許権者) 同年12月14日 意見書の提出(特許異議申立人) 平成31年 3月22日付け 取消理由通知(決定の予告) 令和 元年 6月20日 訂正請求書、意見書の提出(特許権者) なお、特許権者から令和元年6月20日に請求された訂正に対して、特許異議申立人から意見書は提出されなかった。 第2 訂正の適否についての判断 1 請求の趣旨、訂正の内容 (1)請求の趣旨 令和元年6月20日に特許権者により行われた、願書に添付した特許請求の範囲の訂正(以下、「本件訂正」という。)の請求の趣旨は、特許第6211145号の特許請求の範囲を、本訂正請求書(以下、「本件訂正請求書」という。)に添付した訂正特許請求の範囲のとおり、訂正後の請求項1?8、9?13、14?19について訂正することを求める、というものである。 (2)訂正の内容 本件訂正の内容は、以下ア?サのとおりである。 ア 訂正事項1 特許請求の範囲の請求項1で「互いに反対側の第一表面および第二表面を有する半導体基板と、前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板における複数のイメージセンサピクセルのアレイと、前記第二表面を通って伸長する複数の垂直導電性相互接続によって、複数のイメージセンサピクセルの前記アレイヘと結合された制御回路と、を含み、複数のイメージセンサピクセルの前記アレイは複数のピクセルブロックを含み、前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子と前記垂直ブロック相互接続との間に介在するスイッチ回路を備えていることを特徴とする、スタックトチップイメージセンサ。」と記載されているのを、 「互いに反対側の第一表面および第二表面を有する半導体基板と、 前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、スタックトチップイメージセンサ。」と訂正する。(請求項1の記載を直接的又は間接的に引用する請求項2?請求項8も同様に訂正する。) イ 訂正事項2 特許請求の範囲の請求項4で「前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。」と記載されているのを、「前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる前記複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。」と訂正する。 ウ 訂正事項3 特許請求の範囲の請求項6で「前記制御回路は、前記アレイ内のイメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。」と記載されているのを、「前記制御回路は、前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の前記複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。」と訂正する。 エ 訂正事項4 特許請求の範囲の請求項9を削除する。 オ 訂正事項5 特許請求の範囲の請求項10を削除する。 カ 訂正事項6 特許請求の範囲の請求項11を削除する。 キ 訂正事項7 特許請求の範囲の請求項12を削除する。 ク 訂正事項8 特許請求の範囲の請求項13を削除する。 ケ 訂正事項9 特許請求の範囲の請求項14で「互いに反対側の第一表面および第二表面を有する半導体基板と、前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板における複数のイメージセンサピクセルのアレイと、前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルの前記アレイヘと結合された制御回路と、を含み、前記複数のイメージセンサピクセルの前記アレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、前記各ピクセル列は、前記複数の垂直列相互接続の選択された1つへと結合され、前記制御回路は、複数のアナログデジタル変換回路を有し、前記複数の垂直列相互接続の各々は、前記複数のアナログデジタル変換回路の選ばれた一つに結合されている、ことを特徴とするスタックトチップイメージセンサ。」と記載されているのを、 「互いに反対側の第一表面および第二表面を有する半導体基板と、 前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 前記制御回路は、複数のアナログデジタル変換回路を有し、前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、 前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とするスタックトチップイメージセンサ。」と訂正する(請求項14の記載を直接的又は間接的に引用する請求項15?請求項17、請求項19も同様に訂正する)。 コ 訂正事項10 特許請求の範囲の請求項15で「前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って複数のイメージセンサピクセルの前記アレイヘと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。」と記載されているのを、「前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って前記イメージセンサピクセルのアレイヘと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。」と訂正する。 サ 訂正事項11 特許請求の範囲の請求項18を削除する。 2 請求項1?請求項8に係る訂正について (1)一群の請求項について 訂正前の請求項2?8は、それぞれ請求項1を引用し、請求項1の訂正に連動して訂正されるものであるから、訂正前の請求項1?8に対応する訂正後の請求項1?8は、特許法第120条の5第4項に規定する一群の請求項である。 そして、訂正事項1?3は、一群の請求項1?8についてされたものであるから、特許法第120条の5第4項の規定に適合する。 (2)訂正の目的の適否、新規事項の追加の有無、特許請求の範囲の拡張・変更の存否、独立特許要件について (2-1)訂正事項1について ア 訂正の目的の適否について 訂正前の請求項1の「複数のイメージセンサピクセルのアレイ」を「イメージセンサピクセルのアレイ」に訂正するものは、「複数の」が係る部分が不明確であることを解消するためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項1の「イメージセンサピクセルの前記アレイ」を「前記イメージセンサピクセルのアレイ」に訂正するものは、「イメージセンサピクセルのアレイ」という一つの用語であることを明確にするためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項1の「複数のイメージセンサピクセルの前記アレイは複数のピクセルブロックを含み」を「前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、」に訂正するものは、イメージセンサピクセル、ピクセルブロック及びイメージセンサピクセルのアレイの各構成及び相互関係を明確にするためのもの及び限定するものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮、及び、同項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項1の「複数のイメージセンサピクセル」を「前記複数のイメージセンサピクセル」に訂正するものは、複数存在する「複数のイメージセンサピクセル」が同じものであることを明確にするためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項1の「前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み」を「前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み」及び「 前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、」に訂正するものは、複数の垂直導電性相互接続の構成に限定を加えるものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項1の「前記制御回路は、ピクセル電力供給端子、・・・を備え」を「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、・・・を備え」に訂正するものは、制御回路の構成に限定を加えるものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項1の「前記ピクセル電力供給端子と前記垂直ブロック相互接続との間に介在するスイッチ回路」を「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に訂正するものは、スイッチ回路に関する接続関係を明細書および図面に記載の構成に整合させるためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 以上から、訂正事項1は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮、及び、同項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 イ 新規事項の追加の有無について 訂正事項1により訂正された事項は、明細書の段落0012、0019、0020、0046、0050、0051、及び、図面の図2、図6、図8、図9に記載されている。 よって、訂正事項1は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項1は、訂正前の請求項1に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項1は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 エ 独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項1に関して、特許法第120条の5第9項で読み替えて準用する特許法第126条第7項の独立特許要件は課されない。 (2-2)訂正事項2について ア 訂正の目的の適否について 訂正事項2は、訂正前の請求項4の「複数のイメージセンサピクセル」が請求項1に記載されていた「複数のイメージセンサピクセル」を指すことを明確にするために、「複数のイメージセンサピクセル」の記載を「前記複数のイメージセンサピクセル」と訂正するものである。 よって、訂正事項2は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 イ 新規事項の追加の有無について 訂正事項2は、訂正前の請求項4の範囲を拡張又は変更するものではないから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項2は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項2は、訂正前の請求項4に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項2は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 (2-3)訂正事項3について ア 訂正の目的の適否について 訂正事項3は、訂正前の請求項6の「前記アレイ内のイメージセンサピクセルの複数行」の「前記アレイ」が、請求項1に記載されている「イメージセンサピクセルのアレイ」を指すことを明確にするために、「前記アレイ内のイメージセンサピクセルの複数行」の記載を「前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行」と訂正するものである。 よって、訂正事項3は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 イ 新規事項の追加の有無について 訂正事項3は、訂正前の請求項6の範囲を拡張又は変更するものではないから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項3は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項3は、訂正前の請求項6に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項3は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 (3)訂正事項1?3についてのまとめ 以上のとおり、訂正事項1?3に係る訂正は、特許法第120条の5第2項ただし書第1号及び第3号に規定する事項を目的とするものであり、かつ、同条第4項並びに同条第9項で準用する同法第126条第5項及び第6項の規定に適合するものである。 3 請求項9?請求項13に係る訂正について (1)一群の請求項について 訂正前の請求項10?13は、それぞれ請求項9を引用し、請求項9の訂正に連動して訂正されるものであるから、訂正前の請求項9?13に対応する訂正後の請求項9?13は、特許法第120条の5第4項に規定する一群の請求項である。 そして、訂正事項4?8は、一群の請求項9?13についてされたものであるから、特許法第120条の5第4項の規定に適合する。 (2)訂正の目的の適否、新規事項の追加の有無、特許請求の範囲の拡張・変更の存否、独立特許要件について (2-1)訂正事項4?8について ア 訂正の目的の適否について 訂正事項4?8は、訂正前の請求項9?13の記載を削除するものである。 よって、訂正事項4?8は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 イ 新規事項の追加の有無について 訂正事項4?8は、訂正前の請求項9?13の記載を削除するものであるから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項4?8は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項4?8は、訂正前の請求項9?13の記載を削除するものであるから、訂正前の請求項9?13に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項4?8は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 エ 独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項4?8に関して、特許法第120条の5第9項で読み替えて準用する特許法第126条第7項の独立特許要件は課されない。 (3)訂正事項4?8についてのまとめ 以上のとおり、訂正事項4?8に係る訂正は、特許法第120条の5第2項ただし書第1号に規定する事項を目的とするものであり、かつ、同条第4項並びに同条第9項で準用する同法第126条第5項及び第6項の規定に適合するものである。 4 請求項14?請求項19に係る訂正について (1)一群の請求項について 訂正前の請求項15?19は、それぞれ請求項14を直接的又は間接的に引用し、請求項14の訂正に連動して訂正されるものであるから、訂正前の請求項14?19に対応する訂正後の請求項14?19は、特許法第120条の5第4項に規定する一群の請求項である。 そして、訂正事項9?11は、一群の請求項14?19についてされたものであるから、特許法第120条の5第4項の規定に適合する。 (2-1)訂正事項9について ア 訂正の目的の適否について 訂正前の請求項14の「複数のイメージセンサピクセルのアレイ」を「イメージセンサピクセルのアレイ」に訂正するものは、「複数の」が係る部分が不明確であることを解消するためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項14の「イメージセンサピクセルの前記アレイ」を「前記イメージセンサピクセルのアレイ」に訂正するものは、「イメージセンサピクセルのアレイ」という一つの用語であることを明確にするためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項14の「前記複数のイメージセンサピクセルの前記アレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み」を「前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、」に訂正するものは、イメージセンサピクセル、ピクセルブロック及びイメージセンサピクセルのアレイの各構成及び相互関係を明確にするためのもの及び限定するものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮、及び、同項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項14の「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、前記各ピクセル列は、前記複数の垂直列相互接続の選択された1つへと結合され」を「前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され」及び「 前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、」に訂正するものは、複数の垂直導電性相互接続の構成に限定を加えるものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項14に「 前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、」を追加する訂正は、制御回路の構成に限定を加えるものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 訂正前の請求項14の「前記複数の垂直列相互接続の各々は、前記複数のアナログデジタル変換回路の選ばれた一つに結合されている」を「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、」に訂正するものは、アナログデジタル変換回路に関する接続関係を明細書及ぶ図面に記載の構成に整合させるためのものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 訂正前の請求項14に「 前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」を追加する訂正は、スタックトチップイメージセンサに対し、垂直内部行相互接続に係る構成を付加して限定するものであるから、当該訂正事項は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 以上から、訂正事項9は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮、及び、同項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 イ 新規事項の追加の有無について 訂正事項9により訂正された事項は、明細書の段落0012、0020、0044、0046、0048、0050、0051、0068、及び、図面の図2、図6、図7、図8、図9に記載されている。 よって、訂正事項9は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項9は、訂正前の請求項14に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項9は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 エ 独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項9に関して、特許法第120条の5第9項で読み替えて準用する特許法第126条第7項の独立特許要件は課されない。 (2-2)訂正事項10について ア 訂正の目的の適否について 訂正事項10は、訂正前の請求項15の「複数のイメージセンサピクセルの前記アレイ」が、請求項14に記載されている「イメージセンサピクセルのアレイ」を指すことを明確にするために、「複数のイメージセンサピクセルの前記アレイ」の記載を「前記イメージセンサピクセルのアレイ」と訂正するものである。 よって、訂正事項10は、特許法第120条の5第2項ただし書第3号に規定する明瞭でない記載の釈明を目的とするものである。 イ 新規事項の追加の有無について 訂正事項10は、訂正前の請求項15の範囲を拡張又は変更するものではないから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項10は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項10は、訂正前の請求項15に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項10は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 (2-3)訂正事項11について ア 訂正の目的の適否について 訂正事項11は、訂正前の請求項18の記載を削除するものである。 よって、訂正事項11は、特許法第120条の5第2項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。 イ 新規事項の追加の有無について 訂正事項11は、訂正前の請求項18の記載を削除するものであるから、願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内の訂正である。 よって、訂正事項11は、特許法第120条の5第9項で準用する特許法第126条第5項の規定に適合するものである。 ウ 特許請求の範囲の拡張又は変更の存否について 訂正事項11は、訂正前の請求項18の記載を削除するものであるから、訂正前の請求項18に記載された発明のカテゴリーや対象、目的を変更するものではない。 よって、訂正事項11は、実質上特許請求の範囲を拡張し、又は変更するものには該当せず、特許法第120条の5第9項で準用する特許法第126条第6項の規定に適合するものである。 エ 独立特許要件について 本件特許異議申立事件においては、全ての請求項について特許異議の申立てがされているから、訂正事項11に関して、特許法第120条の5第9項で読み替えて準用する特許法第126条第7項の独立特許要件は課されない。 (3)訂正事項9?11についてのまとめ 以上のとおり、訂正事項9?11に係る訂正は、特許法第120条の5第2項ただし書第1号及び第3号に規定する事項を目的とするものであり、かつ、同条第4項並びに同条第9項で準用する同法第126条第5項及び第6項の規定に適合するものである。 5 小括 上記2(3)、3(3)及び4(3)のとおり、訂正事項1?11に係る訂正は、特許法第120条の5第2項ただし書第1号及び第3号に規定する事項を目的とするものであり、かつ、同条第4項並びに同条第9項で準用する同法第126条第5項及び第6項の規定に適合する。 したがって、特許請求の範囲を、本件訂正請求書に添付された訂正特許請求の範囲のとおり、訂正後の請求項〔1?8〕、〔9?13〕、〔14?19〕について訂正することを認める。 第3 特許異議の申立てについて 1 本件特許発明 本件訂正請求により訂正された請求項1?8、14?17、19に係る発明(以下「本件特許発明1」?「本件特許発明8」、「本件特許発明14」?「本件特許発明17」、「本件特許発明19」という。)は、訂正特許請求の範囲の請求項1?8、14?17、19に記載された次の事項により特定されるとおりのものである。 なお、上記第2のとおり、請求項9?13、18は、本件訂正請求により削除された。 ここで、本件特許発明1及び14の各構成には、(A)?(J)の符号を当審において付した。以下、構成A?構成Jと称する。 (本件特許発明1)【請求項1】 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 (E)(E1)前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、(E2)前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 (F)前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 (G)(G1)前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、(G2)前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、 (H)スタックトチップイメージセンサ。 (本件特許発明2)【請求項2】 前記複数のピクセルブロックは、第一のピクセルブロックと、前記第一のピクセルブロックとは異なる第二のピクセルブロックとを含み、前記複数の垂直ブロック相互接続のうちの第一の垂直ブロック相互接続は、前記第一のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合し、前記複数の垂直ブロック相互接続のうち前記第一の垂直ブロック相互接続とは異なる第二の垂直ブロック相互接続は、前記第二のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合している、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明3)【請求項3】 前記複数のピクセルブロックの各ピクセルブロックは、与えられた数のイメージセンサピクセルを含む、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明4)【請求項4】 前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる前記複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明5)【請求項5】 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成される、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明6)【請求項6】 前記制御回路は、前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の前記複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明7)【請求項7】 前記複数のイメージセンサピクセルの各々は、前記複数の垂直列相互接続のうちの選択された一つに結合された第一端子を有するソースフォロワトランジスタを含む、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明8)【請求項8】 前記制御回路は、半導体集積回路ダイにおける接地平面と、前記半導体集積回路ダイにおける追加的な接地表面とを含む、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 (本件特許発明14)【請求項14】 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 (E)(E1)前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、(G2a)前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 (Fa)前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 (G2b)前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 (E2)前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 (Fb)前記制御回路は、複数のアナログデジタル変換回路を有し、(G1a)前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、 (I)(I1)前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、(I2)前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、(I3)前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 (J)行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とする (H)スタックトチップイメージセンサ。 (本件特許発明15)【請求項15】 前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って前記イメージセンサピクセルのアレイへと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 (本件特許発明16)【請求項16】 前記第二表面を通って伸長する前記複数の垂直導電性相互接続は、前記第二表面から突出する複数のマイクロバンプの二次元アレイを含む、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 (本件特許発明17)【請求項17】 前記制御回路は前記複数の垂直導電性相互接続に結合された行ドライバ回路を含み、前記行ドライバ回路は、前記複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルへと複数のピクセル制御信号を供給するように構成される、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 (本件特許発明19)【請求項19】 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成されている、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 2 取消理由(決定の予告)の概要 平成31年3月22日付けで特許権者に通知した取消理由(決定の予告)の要旨は、次のとおりである。 平成30年9月14日付けの訂正の請求により訂正された特許請求の範囲の請求項1?8、14?17、19に係る特許は、特許法第36条第4項第1号並びに同条第6項第1号及び第2号に規定する要件を満たしていない特許出願に対してされたものであり、取り消されるべきものである。 また、請求項9?13、18に係る特許異議の申立ては、上記訂正の請求で当該請求項に係る発明が削除されたことにより、申立ての対象が存在しないものとなったため、特許法第120条の8第1項で準用する同法第135条の規定により却下する。 3 取消理由(決定の予告)において採用しなかった特許異議申立理由 上記取消理由(決定の予告)において採用しなかった特許異議申立理由は、以下のとおりである。 (1)新規性(特許法第29条第1項第3号)について (ア)請求項1?3、5、8?14、16、17、19に係る発明は、甲第1号証に記載された発明である。 (イ)請求項1?3、5、7に係る発明は、甲第2号証に記載された発明である。 (ウ)請求項9?11、13に係る発明は、甲第3号証に記載された発明である。 (エ)請求項9?11、13に係る発明は、甲第6号証に記載された発明である。 (オ)請求項14?16、19に係る発明は、甲第7号証に記載された発明である。 以上(ア)?(オ)から、前記各請求項に係る特許は、特許法第29条第1項第3号の規定に違反してされたものであり、取り消されるべきものである。 (2)進歩性(特許法第29条第2項)について (カ)請求項1?19に係る発明は、甲第1号証?甲第4号証、甲第7号証、甲第8号証、甲第11号証、甲第12号証に記載された発明に基づき、容易に発明をすることができたものである。 (キ)請求項1?8に係る発明は、甲第2号証、甲第1号証、甲第3号証、甲第11号証、甲第12号証に記載された発明に基づき、容易に発明をすることができたものである。 (ク)請求項1?13に係る発明は、甲第3号証、甲第1号証、甲第2号証、甲第4号証、甲第5号証、甲第7号証、甲第11号証、甲第12号証に記載された発明に基づき、容易に発明をすることができたものである。 (ケ)請求項1?19に係る発明は、甲第4号証、甲第1号証?甲第3号証、甲第5号証、甲第7号証?甲第12号証に記載された発明に基づき、容易に発明をすることができたものである。 (コ)請求項9?13に係る発明は、甲第6号証、甲第1号証、甲第7号証に記載された発明に基づき、容易に発明をすることができたものである。 (サ)請求項14?16、19に係る発明は、甲第7号証に記載された発明に基づき、容易に発明をすることができたものである。 (シ)請求項14?19に係る発明は、甲第8号証、甲第1号証、甲第7号証、甲第9号証、甲第10号証に記載された発明に基づき、容易に発明をすることができたものである。 以上(カ)?(シ)から、前記各請求項に係る特許は、特許法第29条第2項の規定に違反してされたものであり、取り消されるべきものである。 [甲号証一覧] 甲第1号証:特開2002-044527号公報 甲第2号証:特開2011-91400号公報 甲第3号証:特開2006-197192号公報 甲第4号証:特開2009-170448号公報 甲第5号証:特開2008-42239号公報 甲第6号証:特開2009-94273号公報 甲第7号証:特開2010-245955号公報 甲第8号証:特開2010-225927号公報 甲第9号証:特開2010-263526号公報 甲第10号証:特開2008-48313号公報 甲第11号証:特開平5-160380号公報 甲第12号証:特開2011-146603号公報 4 取消理由を検討する請求項について (1)実施可能要件(特許法第36条第4項第1号)、サポート要件(同条第6項第1号)、明確性要件(同項第2号)、について 本件訂正請求により発明が削除された請求項である請求項9?13、18は、平成30年9月14日付けの訂正の請求により発明が削除された請求項である請求項9?13、18と同じであるから、本件訂正後の請求項1?8、14?17、19について、以下6で検討する。 (2)新規性(特許法第29条第1項第3号)について 本件訂正請求により請求項9?13、18に係る発明が削除されたから、上記3(1)における特許異議申立理由のうち、 (ア)の請求項9?13に係る発明を対象とした甲1号証に基づく理由、 (ウ)の請求項9?11、13に係る発明を対象とした甲3号証に基づく理由、及び、 (エ)の請求項9?11、13に係る発明を対象とした甲6号証に基づく理由は、対象となる請求項が存在しなくなった。 そこで、 (ア)の本件訂正後の請求項1?3、5、8、14、16、17、19に係る発明を対象とした甲第1号証に基づく理由について、以下7.1で、 (イ)の請求項1?3、5、7に係る発明を対象とした甲第2号証に基づく理由について、以下7.2で、及び、 (オ)の請求項14?16、19に係る発明を対象とした甲第7号証に基づく理由について、以下7.5で それぞれ検討する。 (3)進歩性(特許法第29条第2項)について 本件訂正請求により請求項9?13、18に係る発明が削除されたから、上記3(2)における特許異議申立理由のうち、 (カ)の請求項9?13、18に係る発明を対象とした甲第1号証を主引用例とした理由、 (ク)の請求項9?13に係る発明を対象とした甲第3号証を主引用例とした理由、 (ケ)の請求項9?13、18に係る発明を対象とした甲第4号証を主引用例とした理由、及び、 (コ)の請求項9?13に係る発明を対象とした甲第6号証を主引用例とした理由 は、対象となる請求項が存在しなくなった。 そこで、 (カ)の請求項1?8、14?17、19に係る発明を対象とした甲第1号証を主引用例とした理由について、以下7.1で、 (キ)の請求項1?8に係る発明を対象とした甲第2号証を主引用例とした理由について、以下7.2で、 (ク)の請求項1?8に係る発明を対象とした甲第3号証を主引用例とした理由について、以下7.3で、 (ケ)の請求項1?8、14?17、19に係る発明を対象とした甲第4号証を主引用例とした理由について、以下7.4で、 (サ)の請求項14?16、19に係る発明を対象とした甲第7号証を主引用例とした理由について、以下7.5で、及び、 (シ)の請求項14?17、19に係る発明を対象とした甲第8号証を主引用例とした理由について、以下7.6で それぞれ検討する。 5 甲号証について (1)甲第1号証について (1-1)甲第1号証の記載事項 甲第1号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【0022】図4Aは、本発明に従ったディジタル画像センサ450内の単一画素400の実施例の断面図を示す。画素400は、基板401上に形成された画素支持回路と異なる基板402上に形成された光センサ407を有する。基板401と基板402は、同一の半導体材料でも、異なる半導体材料でも良いが、基板401はCMOSプロセスで形成されるのが好ましい。基板401と基板402は、接合部405と406を介して電気的に接続される。接合部405と406は、例えば、インジウムバンプであり、従来技術で既知の処理により基板401上に形成される。実際及び、実行に依存して、バンプの材料は、はんだ、銅、銀又は、金を含む。光センサ407からバンプ405と406への電気的接続は、基板402内に深いビアを形成することにより生成される。」 「【0031】図5Aは、ディジタル画像装置500を示す。画像装置500は、画素支持回路501、光センサ502、ローデコーダ回路507、コントローラ506、フィルタ504及び、メモリ505を有する。当業者は、これらの機能の少なくとも一部は、基板503の外部に配置できることは理解されよう。図2と3に関連して前述したように、ローデコーダ507は、画素支持回路501に接続され、光センサ502の各光センサからディジタル充電信号を読み出す制御を行う。ディジタル画素充電信号データストリームは、フィルタ504により受信されそして、メモリ505に蓄積される。メモリ505は、図3で説明したように、しきい値メモリと時間インデックスメモリを有する。コントローラ506は、ポート509で受信された制御信号に応答してポート508を通してディジタル画像装置500からデータが読み出されるように、ローデコーダ507、メモリ505及び、光センサ502を制御する。 【0032】光センサ502は、基板511上に構成され、一方、画素支持回路501、フィルタ/センス増幅器504、メモリ505、コントローラ506及び、ローデコーダ507は、基板503上に構成することができる。基板511は、位置決めされ、そして、基板503と接続され、それにより、光センサ502は画素支持回路501と電気的に接続され、そして、制御信号とグランドを光センサ502に入力できる。幾つかの実施例では、制御信号はポート510を通して光センサ502へ入力できる。基板511は、画像装置500により提供される十分な解像度を支持できるどのようなサイズでも良い。更に加えて、基板503上には度のような形式の支持回路を構成しても良い。言いかえると、基板503は画素支持回路501にのみには限定されない。 【0033】前述のように、光センサ502と画素支持回路の間の電気的導電性は、基板503の面上に設けられた導電性バンプ512の配列により提供される。導電性バンプ512は、基板511の底面上の導電性点513の同様な配列と整列する。導電性点513は、光センサ502の個々の光センサと電気的に接続される。導電性バンプ512は、画素支持回路501内の個々の回路と電気的に接続される。」 「【0036】光センサ502と基板511は、図4Aから4Dで光センサ407と基板402と共に説明したのと同様である。さらに加えて、画素支持回路501と基板503は、図4Aから4Dで基板401の画素支持回路で説明したのと同様である。しかし、幾つかの実施例では、1つ以上の光センサは基板511と基板503の間の電気的接続(即ち、導電性点513の1つと対応バンプ411)を使用できる。」 「【0038】図5Bは、複数の個々の光センサが電気的接点513の1つを共有する、基板511上の光センサ502のブロック図を示す。光センサ502は、個々の光センサ502-1,1から502-N,Mを有する光センサのNかけるM配列(即ち、NローとMコラムの光センサを有する光センサ配列)である。光センサ502-1,1から502-N,Mは、クラスタ520-1,1から520-Q,Pにグループ化され、クラスタ520-1,1から520-Q,Pの各々は、Z+1の光センサを有する。クラスタは、光センサ502のどのようなグループにも構成される。多くの実施例では、クラスタ520の各々は、同数の光センサ502を有する。図5Bでは、クラスタ520-1,1は、例えば、光センサ502-1,1、光センサ502-1,2、光センサ502-2,1及び、光センサ502-2,2を有する。クラスタ520-1,1は他の光センサも有してもよい。」 「【0040】例えば、520-1,1の1つのクラスタ520内の各光センサは、例えば、513-1,1から513-Q,Pのような接続513の単一の1つを共有するために、例えば、マルチプレクサ521-1,1から521-Q,Pのマルチプレクサ521を通して接続される。マルチプレクサ521の各々は、Z+1の個々のトランジスタを有する、各々のトランジスタは、光センサのクラスタ520の1つからの出力を受けるために接続される。図5Bでは、クラスタ520-1,1から520-P,Qの各々は、マルチプレクサ521-1,1から521-P,Qをそれぞれ有する。マルチプレクサ521-1,1から521-P,Qの各々は、トランジスタ522-1,1から522-P,Q、523-1,1から523-P,Q、524-1,1から524-P,Q、及び、525-1,1から525-P,Q、を有する。トランジスタ522-1,1から522-P,Qは、各々が制御信号S_(0)によりオンされ、トランジスタ523-1,1から523-P,Qは各々が制御信号S_(1)によりオンされ、トランジスタ524-1,1から524-P,Qは、各々が制御信号S_(2)によりオンされ、そして、トランジスタ525-1,1から525-P,Qは、各々が制御信号S_(3)によりオンされる。制御信号S_(0)からS_(Z)は、それぞれ接続部510-0から510-Zで入力される。従って、制御信号S_(0)からS_(Z)の各々は、トランジスタの全組みをオンし、そしてそれらは、次に、光センサの組みを接続部513-1,1から513-Q,Pを結合する。S0は例えば、トランジスタの組み522をオンする。例えば、トランジスタ522の組みがオンにされるときには、トランジスタ522に接続された光センサの組みは接続部513に接続される。例えば、トランジスタ522-1,1が信号S_(0)によりオンされるときには、光センサ520-1,1は接続部513-1,1に接続される。 【0041】図5Cは、図5Bに示す基板511上の光センサ502を受けるための基板503のブロック図を示す。画素支持回路501は、画素回路のPかけるQの配列を含む。バンプ接続512-1,1から512-Q,Pは、トランジスタ530-1,1から530-Q,Pを通して、それぞれV_(CC)へ接続されている。トランジスタ530-1,1から530-Q,Pは、各々が、前述のようにリセット信号を受けるように接続されている。バンプ接続512-1,1から512-Q,Pは、それぞれ回路531-1,1から531-Q,Pにも接続されている。回路531-1,1から531-Q,Pの各々は、フィルタ、増幅器及び、512-1,1から512-Q,Pで受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器を含む。ディジタル画素充電信号は、ローデコーダ507からのロー信号に応答して、ライン532-1から532-Pに接続される。フィルタ504は、ライン532-1から532-Pからのディジタル画素信号を受け、そして、メモリ505に、対応するディジタル化された画像を蓄積する。 【0042】信号S0からSZは、バンプ516-1から516-Zを通して基板511と通信される。基板511は、バンプ515を通してグランドに接続される。」 「【図4A】 」 「【図5A】 」 「【図5B】 」 「【図5C】 」 (1-2)甲第1号証に記載の技術的事項 上記記載から、甲第1号証には、以下(ア)?(カ)の技術的事項が記載されているものと認められる。 (ア)段落0022及び図4Aには、「半導体材料からなる基板402上に光センサ407が形成され、基板401上に画素支持回路が形成され、基板402と基板401はバンプを介して電気的に接続された、ディジタル画像センサ450」が記載されている。 そして、段落0031、図5Aには、「ディジタル画像装置500」が記載されており、段落0036の記載及び図4Aと図5Aの位置関係から、前記「基板402」、「基板401」、「光センサ407」、「基板401上の画素支持回路」及び「基板402及び基板401の間のバンプ」は、段落0031?0033及び図5Aにおける「ディジタル画像装置500」の「基板511」、「基板503」、「光センサ502」、「画素支持回路501」及び「導電性バンプ512」に対応するものと認められる。 よって、段落0022、0031?0033、0036、図4A及び図5Aには、「半導体材料からなる基板511上に光センサ502が形成され、基板503上に画素支持回路501が形成され、基板511と基板503は導電性バンプ512を介して電気的に接続された、ディジタル画像装置500」が記載されている。 (イ)段落0033には、「基板503の面上に設けられた導電性バンプ512は、個々の光センサと電気的に接続される基板511の底面上の導電性点513の同様な配列と整列する」ことが記載されている。 (ウ)段落0038、図5Bには、「光センサ502は、N×M配列であり、クラスタ520にグループ化され、クラスタ520の各々は、2×2配列の光センサを有すること」が記載されている。 (エ)段落0040、図5Bには、「1つのクラスタ520内の各光センサ502は、接続513の1つを共有するために、マルチプレクサ521を通して接続されること」が記載されている。ここで、前記「接続513」が上記(イ)の「導電性点513」に対応することは明らかである。 (オ)段落0041、図5Cには、「バンプ接続512は、リセットトランジスタ530を通してそれぞれV_(CC)に接続されている」こと、及び、「バンプ接続512は、バンプ接続512で受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器を含む回路531にも接続されている」ことが記載されている。ここで、前記「バンプ接続512」が上記(ア)の「導電性バンプ512」に対応することは明らかである。 (カ)段落0032、0042、図5A?5Cには、「基板511は、バンプ515を通してグランドに接続され、光センサ502は画素支持回路501と電気的に接続され、グランドを光センサ502に入力できる」ことが記載されている。 (1-3)甲1発明 上記(1-2)より、甲第1号証には、次の発明(以下、「甲1発明」という。)が記載されている。なお、各構成の符号(1a)?(1g)は、説明のために当審が付したものであり、以下、構成1a?構成1gと称する。 〔甲1発明〕 (1a)半導体材料からなる基板511上に光センサ502が形成され、基板503上に画素支持回路501が形成され、基板511と基板503は導電性バンプ512を介して電気的に接続された、ディジタル画像装置500であって、 (1b)基板503の面上に設けられた導電性バンプ512は、個々の光センサと電気的に接続される基板511の底面上の導電性点513の同様な配列と整列しており、 (1c)光センサ502は、N×M配列であり、クラスタ520にグループ化され、クラスタ520の各々は、2×2配列の光センサを有し、 (1d)1つのクラスタ520内の各光センサは、導電性点513の1つを共有するために、マルチプレクサ521を通して接続され、 (1e)導電性バンプ512は、リセットトランジスタ530を通してそれぞれV_(CC)に接続され、 (1f)導電性バンプ512は、導電性バンプ512で受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器を含む回路531にも接続され、 (1g)基板511は、バンプ515を通してグランドに接続され、光センサ502は画素支持回路501と電気的に接続され、グランドを光センサ502に入力する (1a)ディジタル画像装置500。 (2)甲第2号証について (2-1)甲第2号証の記載事項 甲第2号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【0001】 本発明は、イメージセンサ及びその製造方法に関し、より詳細には、高集積化されたピクセルアレイを含むイメージセンサ及びその製造方法に関するものである。」 「【0033】 図1を参照すると、イメージセンサは単位ピクセルが配列されたアクティブピクセルセンサAPSアレイ90及びロジック回路を含む。ロジック回路はタイミング発生器(timing generator)20、行デコーダ(row decoder)30、行ドライバ(row driver)40、相関二重サンプラー(Correlated Double Sampler:CDS)50、アナログデジタルコンバータ(Analog to Digital Converter:ADC)60、ラッチ部(latch)70、列デコーダ(column decoder)80等を含む。」 「【0037】 アクティブピクセルセンサAPSは光学映像を電気信号に変換する役割をする。本実施形態によるアクティブピクセルセンサは、第1、第2、第3、及び第4フォトダイオードPD1、PD2、PD3、PD4が共通のフローティング拡散領域FDと接続されて読み取り素子を共有する4共有ピクセル(4 shared pixel)の構成を有する。 【0038】 図2を参照すると、アクティブピクセルセンサは、第1?第4フォトダイオードPD1、PD2、PD3、PD4と、第1?第4フォトダイオードPD1、PD2、PD3、PD4別に1つずつそれぞれ接続される第1、第2、第3、及び第4伝送トランジスタTX1、TX2、TX3、TX4を含む。四つの伝送トランジスタTX1、TX2、TX3、TX4は共通のフローティング拡散領域FDと接続される。即ち、四つの各フォトダイオードPD1、PD2、PD3、PD4に蓄積されている電荷は、第1?第4フォトダイオードPD1、PD2、PD3、PD4のそれぞれに接続された第1?第4伝送トランジスタTX1、TX2、TX3、TX4を通じて共通のフローティング拡散領域FDに移動する。 【0039】 図示した通り、フォトダイオードPD1、PD2、PD3、PD4、伝送トランジスタTX1、TX2、TX3、TX4、及びフローティング拡散領域FDは第2基板に備わる。 【0040】 フローティング拡散領域FDは駆動トランジスタFXと接続される。駆動トランジスタFXは一例としてソースフォロアー増幅器であってもよい。駆動トランジスタFXはフローティング拡散領域FDの電気的ポテンシャルの変化を増幅する。 【0041】 リセットトランジスタRXはフローティング拡散領域FDと接続されてフローティング拡散領域FDの電気的ポテンシャルを周期的にリセットする。即ち、リセットトランジスタRXと接続されたラインを通じて提供されるバイアスによって、フローティング拡散領域FDをリセットすることができる。一例として、電源電圧VCCをフローティング拡散領域FDに伝達してフローティング拡散領域FDをリセットすることができる。 【0042】 選択トランジスタSXは選択ラインによって提供されるバイアスによって駆動されて行単位で読み取る4共有ピクセルを選択する役割をする。 【0043】 図示した通り、駆動トランジスタFX、リセットトランジスタRX、及び選択トランジスタSXは第1基板に備わる。駆動トランジスタFX、リセットトランジスタRX、及び選択トランジスタSXで形成される読み取り素子は、四つのフォトダイオードPD1、PD2、PD3、PD4を共有して四つのフォトダイオードPD1、PD2、PD3、PD4にそれぞれ入射した光信号をそれぞれ読み出す。 【0044】 このように、本実施形態によるイメージセンサは、アクティブピクセルセンサを形成するリセットトランジスタRX、駆動トランジスタFX、及び選択トランジスタSXが第1基板に位置し、アクティブピクセルセンサを形成するフォトダイオードPD、伝送トランジスタTX、及びフローティング拡散領域FDが第2基板に位置する。第1基板にはロジック回路が備わる。第1及び第2基板は相互にボンディングされていて1つのイメージセンサを構成する3次元構造を有する。」 「【0054】 次に、図3及び図4を参照して、第2基板に備わる各単位素子を説明する。第2基板200はエピタキシャル工程を通じて形成された単結晶シリコンで形成する基板であってもよい。」 「【0064】 第2基板200で第2表面Bから第2基板200内部を貫通し、第2基板200に形成されている各層間絶縁膜(218、222、228)及び第5及び第6配線224、220を貫通し、第1基板100に形成されている第4配線124と接触する接続部が備わる。接続部の例としてはコンタクトプラグ236を挙げることができる。以下では接続部をコンタクトプラグ236と称して説明する。コンタクトプラグ236を通じて、第2基板200に位置する配線と第1基板100に位置する配線が電気的に接続される。コンタクトプラグ236は金属物質で形成することができる。コンタクトプラグ236は180?220nmの狭い幅を有することができる。また、コンタクトプラグ236は2μm以上の深さを有することができる。」 「【図2】 」 「【図3】 」 「【図4】 」 (2-2)甲第2号証に記載の技術的事項 上記記載から、甲第2号証には、以下(ア)?(サ)の技術的事項が記載されているものと認められる。 (ア)段落0001によれば、甲第2号証には「ピクセルアレイを含むイメージセンサ」に係る発明が記載されている。 (イ)段落0033には、前記「イメージセンサ」は「単位ピクセルが配列されたアクティブピクセルセンサアレイ90及びロジック回路」を含むことが記載されている。 (ウ)前記イメージセンサについて、段落0044には、「第1及び第2基板は相互にボンディングされていて1つのイメージセンサを構成する3次元構造を有する」ものであって、前記「第1基板」には、「アクティブピクセルセンサを形成するリセットトランジスタRX、駆動トランジスタFX、及び選択トランジスタSX」が位置するとともに「ロジック回路」が備わり、前記「第2基板」には、「アクティブピクセルセンサを形成するフォトダイオードPD、伝送トランジスタTX、及びフローティング拡散領域FD」が位置することが記載されている。 (エ)前記「ロジック回路」について、段落0033には、「ロジック回路はタイミング発生器20、行デコーダ30、行ドライバ40、相関二重サンプラー50、アナログデジタルコンバータ60、ラッチ部70、列デコーダ80等を含む」ことが記載されている。 (オ)図3には、第2基板250における第1基板150と接していない側の面において、マイクロレンズ242及びカラーフィルター240が設けられた構成が記載されている。 (カ)前記第2基板について、段落0054には、「エピタキシャル工程を通じて形成された単結晶シリコンで形成する基板」であることが記載されている。 (キ)前記フォトダイオードPDについて、段落0037には、「アクティブピクセルセンサは、第1、第2、第3、及び第4フォトダイオードPD1、PD2、PD3、PD4が読み取り素子を共有する4共有ピクセルの構成を有する」ことが記載されている。 (ク)前記4共有ピクセルについて、段落0042の「行単位で読み取る4共有ピクセル」との記載、及び、図4のPD210が伝送トランジスタTX1?TX4とともに1列に位置した記載から、前記「4共有ピクセル」は1列に配置されることが記載されている。 (ケ)段落0038には、「第1?第4フォトダイオードPD1、PD2、PD3、PD4別に1つずつそれぞれ接続される第1、第2、第3、及び第4伝送トランジスタTX1、TX2、TX3、TX4を含む」こと、及び、「四つの伝送トランジスタTX1、TX2、TX3、TX4は共通のフローティング拡散領域FDと接続される」ことが記載されている。 (コ)段落0041には、「リセットトランジスタRXはフローティング拡散領域FDと接続されて」、「電源電圧VCCをフローティング拡散領域FDに伝達してフローティング拡散領域FDをリセットする」ことが記載されている。 (サ)段落0064には、「コンタクトプラグ236を通じて、第2基板200に位置する配線と第1基板100に位置する配線が電気的に接続される」ことが記載されている。 (2-3)甲2発明 上記(2-2)より、甲第2号証には、次の発明(以下、「甲2発明」という。)が記載されている。なお、各構成の符号(2a)?(2k)は、説明のために当審が付したものであり、以下、構成2a?構成2kと称する。 〔甲2発明〕 (2a)ピクセルアレイを含むイメージセンサであって、 (2b)前記イメージセンサは、単位ピクセルが配列されたアクティブピクセルセンサアレイ及びロジック回路を含み、 (2c)前記イメージセンサは、第1及び第2基板は相互にボンディングされていて1つのイメージセンサを構成する3次元構造を有するものであって、前記第1基板には、アクティブピクセルセンサを形成するリセットトランジスタRX、駆動トランジスタFX、及び選択トランジスタSXが位置するとともにロジック回路が備わり、前記第2基板には、アクティブピクセルセンサを形成するフォトダイオードPD、伝送トランジスタTX、及びフローティング拡散領域FDが位置し、 (2d)ロジック回路はタイミング発生器、行デコーダ、行ドライバ、相関二重サンプラー、アナログデジタルコンバータ、ラッチ部、列デコーダ等を含み、 (2e)前記第2基板における前記第1基板と接していない側の面において、マイクロレンズ及びカラーフィルターが設けられ、 (2f)前記第2基板は、エピタキシャル工程を通じて形成された単結晶シリコンで形成する基板であり、 (2g)前記アクティブピクセルセンサは、第1、第2、第3、及び第4フォトダイオードPD1、PD2、PD3、PD4が読み取り素子を共有する4共有ピクセルの構成を有するものであり、 (2h)前記4共有ピクセルは1列に配置されるものであり、 (2i)前記第1?第4フォトダイオードPD1、PD2、PD3、PD4と、第1?第4フォトダイオードPD1、PD2、PD3、PD4別に1つずつそれぞれ接続される第1、第2、第3、及び第4伝送トランジスタTX1、TX2、TX3、TX4を含み、四つの伝送トランジスタTX1、TX2、TX3、TX4は共通のフローティング拡散領域FDと接続されるものであり、 (2j)前記リセットトランジスタRXはフローティング拡散領域FDと接続されて、電源電圧VCCをフローティング拡散領域FDに伝達してフローティング拡散領域FDをリセットするものであり、 (2k)コンタクトプラグを通じて、第2基板に位置する配線と第1基板に位置する配線が電気的に接続されるものである (2a)イメージセンサ。 (3)甲第3号証について (3-1)甲第3号証の記載事項 甲第3号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【0012】 (1)実施例の構成 図2は、本発明の実施例1に係る撮像装置に適用される集積回路を示すブロック図である。この実施例に係る撮像装置は、図示しないレンズを用いたコントローラによる自動絞り制御、自動フォーカス制御によりこの集積回路1の撮像面に所望の光学像を形成し、この光学像の撮像結果を出力する。 【0013】 ここでこの集積回路1は、撮像素子による集積回路であり、センサチップ2とロジックチップ3との積層体をパッケージングして形成される。 【0014】 ここでセンサチップ2は、XYアドレス方式により撮像結果を出力する撮像素子の半導体チップであり、この実施例ではこの撮像素子にCMOS固体撮像素子が適用される。センサチップ2は、撮像部4、この撮像部4の動作を制御する制御部5により形成される。 【0015】 ここで撮像部4は、マトリックス状に画素を配置して撮像面が形成され、この撮像面に形成された光学像の撮像結果を出力する。撮像部4は、このマトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の画素ブロック6に分割されて形成される。各画素ブロック6は、各画素ブロック6に属する画素に係る周辺回路がそれぞれ設けられ、それぞれ撮像結果を出力するように形成され、これによりこのセンサチップ2は、これら複数の画素ブロック6による撮像結果を同時並列的に出力する。 【0016】 センサチップ2は、図3に一部断面を示すように、10?20〔μm〕程度の厚さのシリコン(Si)層により素子層12が形成され、この素子層12に受光素子13が形成される。またこの受光素子13に係る部位の上層に、順次、シリコン酸化(SiO2)膜14、遮光膜15、シリコン窒化膜(SiN)16、色フィルタ17、マイクロレンズ18が積層され、これにより画素19が形成される。またこの素子層12の下層に、各画素ブロック6の周辺回路、制御部5、これらを配線する配線層20が形成され、この配線層20の下層側に、全体を保持する基板支持材21が設けられる。これによりセンサチップ2は、撮像面とは逆側に配線層20が配置されて、周辺回路、制御部5等が設けられ、これらにより各画素ブロック6にそれぞれ周辺回路等を設ける場合であっても開口率の低下を有効に回避することができるように構成される。また配線層20を撮像面側に設ける場合の種々の制約を解消して配線の自由度を格段に向上することができるように形成される。 【0017】 なおセンサチップ2は、このように撮像面とは逆側に配線層20が形成されることにより、厚さの薄い半導体基板を配線層20側より処理して受光素子13、周辺回路の回路素子を形成した後、この半導体基板に配線層20、基板支持材21を順次形成し、その後、この半導体基板を裏返してCMPにより研磨して素子層12が完成し、遮光膜15、シリコン窒化膜(SiN)16、色フィルタ17、マイクロレンズ18を順次形成して作成される。 【0018】 センサチップ2は、図4に示すように、この基板支持材21にロジックチップ3が割り当てられ、配線層20側に形成されたマイクロバンプ31と、ロジックチップ3に形成されたマイクロバンプ32とによりロジックチップ3に電気的に接続されて保持される。 【0019】 ここでロジックチップ3は、センサチップ2による撮像結果を処理する信号処理回路による集積回路であり、この実施例では、この信号処理回路がセンサチップ2に設けられた撮像部4の露光時間を制御するパルス生成部41と、このパルス生成部41に各種のタイミング信号を出力する制御部42とにより構成される。 【0020】 ここでパルス生成部41は、センサチップ2の各画素ブロック6に対応してパルス生成ブロック43がそれぞれ設けられ、各パルス生成ブロック43がそれぞれマイクロバンプ31、32により対応する画素ブロック6に接続されて、対応する画素ブロック6の露光時間をそれぞれ制御する。これによりこの集積回路1は、複数の画素ブロック6による撮像結果を同時並列的に出力するように形成されて、各画素ブロック6の露光時間を各パルス生成ブロック43によりそれぞれ個別に制御できるように形成される。 【0021】 図1は、この画素ブロック6とパルス生成ブロック43とを示すブロック図である。ここで画素ブロック6は、水平方向に連続する画素19A、19Bがそれぞれ共通のゲート線によりリセット制御回路52に接続され、また垂直方向に連続する画素19A、19Bがそれぞれ共通の信号線により接続されて水平駆動制御回路53に接続される。各画素19A、19Bは、入射光を光電変換処理して蓄積電荷を蓄積し、リセット制御回路52から出力されるリセットパルスRST1、RST2により蓄積電荷を放電させ、リセット制御回路52から出力される読み出しパルスROUT1、ROUT2により蓄積電荷を電圧に変換して信号線に出力する。これらにより画素ブロック6は、リセット制御回路52の制御により、電荷蓄積時間を可変して露光時間が変化し、ライン単位で撮像結果を水平駆動制御回路53に出力する。 【0022】 リセット制御回路52は、図5(A)及び図6(A)に示すように、制御部5から出力される垂直同期信号VDにより動作をリセットした後、パルス生成ブロック43から出力されるシャッタパルスSHT(図5(B)及び図6(B))の立ち上がりのタイミングによりリセットパルスRST1を立ち上げ(図5(C1)及び図6(C1))、シャッタパルスSHTの立ち下がりのタイミングにより読み出しパルスROUT1を立ち上げる(図5(D1)及び図6(D1))。 【0023】 リセット制御回路52は、このシャッタパルスSHTを基準にしたリセットパルスRST1及び読み出しパルスROUT1を、先頭ラインの画素19Aに出力する。また画素ブロック6を形成するライン数に応じた遅延時間Δtだけ、このリセットパルスRST1及び読み出しパルスROUT1を順次遅延させて残りの各ラインの画素19B、……に係るリセットパルスRST2、……、RSTn及び読み出しパルスROUT2、……、ROUTnを順次生成し(図5(C2)、(D2)及び図6(C2)、(D2)、(Cn)、(Dn)、)、これらリセットパルスRST2及び読み出しパルスROUT2、……を各ラインの画素19B、……に出力する。 【0024】 これによりリセット制御回路52は、シャッタパルスSHTが立ち上がった後、立ち下がるまでの期間T1、T2が画素19A、19Bの露光時間となるように設定して、各画素19A、19Bに蓄積された蓄積電荷(図5(E1)及び(E2))を露光時間の終了のタイミングで撮像結果としてライン単位で信号線に出力するように画素19A、19Bの動作を制御する(図5(F1)及び(F2))。 【0025】 またリセット制御回路52は、シャッタパルスSHTによる露光時間に応じて、増幅回路54の利得制御信号Gを出力し、これによりシャッタパルスSHTによる露光時間の制御により変化する撮像結果の信号レベルを補正する。 【0026】 これにより各信号線には、垂直方向に連続する各画素19A、19B、……の撮像結果が時分割により順次出力されることになる(図6(E))。水平駆動制御回路53は、このようにしてライン単位により各画素19A、19Bから信号線に出力される撮像結果を時分割多重化して出力する(図6(F))。 【0027】 増幅回路54は、リセット制御回路52から出力される利得制御信号Gにより利得を可変し、水平駆動制御回路53から出力される撮像結果を増幅して出力する。これによりこの集積回路1は、露光時間の制御により変化する撮像結果の信号レベルを補正して出力する。 【0028】 アナログディジタル変換回路(ADC)55は、この増幅回路54の出力信号をアナログディジタル変換処理し、その処理結果による画像データOUTをロジックチップ3の対応するパルス生成ブロック43に出力する。これらによりこの実施例では、リセット制御回路52、水平駆動制御回路53、増幅回路54、アナログディジタル変換回路55により、各画素ブロック6に属する画素19A及び19Bの周辺回路が形成される。」 「【図1】 」 「【図2】 」 「【図4】 」 (3-2)甲第3号証に記載の技術的事項 上記記載から、甲第3号証には、以下(ア)?(サ)の技術的事項が記載されているものと認められる。 (ア)段落0012によれば、甲第3号証には「撮像装置に適用される集積回路」に係る発明が記載されている。 (イ)前記「集積回路」について、段落0013、図2には、「センサチップ2とロジックチップ3との積層体をパッケージングして形成され」るものであることが記載されている。 (ウ)前記「センサチップ2」について、段落0014には、「撮像素子の半導体チップであり」、「撮像部4等により形成され」ることが記載されている。 (エ)段落0015、0016、0018、図4には、「撮像部4は、マトリックス状に画素を配置して撮像面が形成され」、「マトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の画素ブロック6に分割されて形成され」、 「センサチップ2」は、「撮像面とは逆側」の「配線層20側に形成されたマイクロバンプ31と、ロジックチップ3に形成されたマイクロバンプ32とによりロジックチップ3に電気的に接続されて保持され」ることが記載されている。 (オ)前記「ロジックチップ3」について、段落0019、0020には、「センサチップ2の各画素ブロック6に対応してパルス生成ブロック43がそれぞれ設けられ、各パルス生成ブロックが43それぞれマイクロバンプ31、32により対応する画素ブロック6に接続されて、各画素ブロック6の露光時間を各パルス生成ブロック43によりそれぞれ個別に制御できるように形成され」ることが記載されている。 (カ)前記「画素ブロック6」について、段落0021、0028、図1には、「リセット制御回路52、水平駆動制御回路53、増幅回路54、アナログディジタル変換回路55により、各画素ブロック6に属する画素19A、19Bの周辺回路が形成され」、「水平方向に連続する画素19A、19Bがそれぞれ共通のゲート線によりリセット制御回路25に接続され、また垂直方向に連続する画素19A、19Bがそれぞれ共通の信号線により接続されて水平駆動制御回路53に接続される」ことが記載されている。 (キ)前記「リセット制御回路52」について、段落0022、0024には、「パルス生成ブロック43から出力されるシャッタパルスSHTの立ち上がりのタイミングによりリセットパルスRST1を立ち上げ、シャッタパルスSHTの立ち下がりのタイミングにより読み出しパルスROUT1を立ち上げ」、「シャッタパルスSHTが立ち上がった後、立ち下がるまでの期間T1、T2が画素19A、19Bの露光時間となるように設定して、各画素19A、19Bに蓄積された蓄積電荷E1、E2を露光時間の終了のタイミングで撮像結果としてライン単位で信号線に出力するように画素19A、19Bの動作を制御する」ものであることが記載されている。 (ク)前記「水平駆動制御回路53」について、段落0026には、「ライン単位により各画素19A、19Bから信号線に出力される撮像結果を時分割多重化して出力する」ものであることが記載されている。 (ケ)前記「増幅回路54」ついて、段落0027には、「水平駆動制御回路53から出力される撮像結果を増幅して出力する」ものであることが記載されている。 (コ)前記「アナログディジタル変換回路55」について、段落0028には、「増幅回路54の出力信号をアナログディジタル変換処理し、その処理結果による画像データOUTをロジックチップ3の対応するパルス生成ブロック43に出力する」ものであることが記載されている。 (サ)前記画素ブロックについて、図1には、複数の行及び複数の列の画素で構成されていることが記載されている。 (3-3)甲3発明 上記(3-2)より、甲第3号証には、次の発明(以下、「甲3発明」という。)が記載されている。なお、各構成の符号(3a)?(3k)は、説明のために当審が付したものであり、以下、構成3a?構成3kと称する。 〔甲3発明〕 (3a)撮像装置に適用される集積回路であって、 (3b)センサチップ2とロジックチップと3の積層体をパッケージングして形成され、 (3c)前記センサチップ2は、撮像素子の半導体チップであり、撮像部4等により形成され、 (3d)前記撮像部4は、マトリックス状に画素を配置して撮像面が形成され、前記マトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の行及び複数の列の画素で構成された複数の画素ブロック6に分割されて形成され、 (3e)前記センサチップ2は、撮像面とは逆側の配線層20側に形成されたマイクロバンプ31と、ロジックチップ3に形成されたマイクロバンプ32とによりロジックチップに3電気的に接続されて保持されるものであり、 (3f)前記ロジックチップ3は、センサチップ2の各画素ブロック6に対応してパルス生成ブロック43がそれぞれ設けられ、各パルス生成ブロック43がそれぞれマイクロバンプ31、32により対応する画素ブロック6に接続されて、各画素ブロック6の露光時間を各パルス生成ブロック43によりそれぞれ個別に制御できるように形成されるものであり、 (3g)リセット制御回路52、水平駆動制御回路53、増幅回路54、アナログディジタル変換回路55により、各画素ブロック6に属する画素19A、19Bの周辺回路が形成され、水平方向に連続する画素19A、19Bがそれぞれ共通のゲート線によりリセット制御回路52に接続され、また垂直方向に連続する画素19A、19Bがそれぞれ共通の信号線により接続されて水平駆動制御回路53に接続されるものであり、 (3h)前記リセット制御回路52は、パルス生成ブロック43から出力されるシャッタパルスSHTの立ち上がりのタイミングによりリセットパルスRST1を立ち上げ、シャッタパルスSHTの立ち下がりのタイミングにより読み出しパルスROUT1を立ち上げ、シャッタパルスSHTが立ち上がった後、立ち下がるまでの期間T1、T2が画素19A、19Bの露光時間となるように設定して、各画素19A、19Bに蓄積された蓄積電荷E1、E2を露光時間の終了のタイミングで撮像結果としてライン単位で信号線に出力するように画素19A、19Bの動作を制御するものであり、 (3i)前記水平駆動制御回路53は、ライン単位により各画素19A、19Bから信号線に出力される撮像結果を時分割多重化して出力するものであり、 (3j)前記増幅回路54は、水平駆動制御回路53から出力される撮像結果を増幅して出力するものであり、 (3k)前記アナログディジタル変換回路55は、増幅回路54の出力信号をアナログディジタル変換処理し、その処理結果による画像データOUTをロジックチップ3の対応するパルス生成ブロック43に出力するものである (3a)撮像装置に適用される集積回路。 (4)甲第4号証について (4-1)甲第4号証の記載事項 甲第4号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【0017】 (第1の実施形態) 第1の実施形態に係る固体撮像素子101について図1を用いて説明する。固体撮像素子101は、第1の素子分離手段(LOCOS分離)で素子分離領域を形成したセンサ基板102(第1半導体基板)と、第1の素子分離手段とは異なる第2の素子分離手段(STI)で素子分離領域を形成した周辺回路基板103(第2半導体基板)とに回路を分けて構成される。周辺回路は、単位画素から電気信号を読み出すための回路であり、垂直走査回路、水平走査回路などからなる。尚、周辺回路は、NMOS,PMOS,CMOSによって作られ、微細化されたトランジスタが用いられる。 【0018】 固体撮像素子101は、2行2列の単位画素P(n,m)[nは行番号を表す1?2の自然数,mは列番号を表す1?2の自然数]と、垂直走査回路VSCANと、水平読み出し回路HREADと、水平走査回路HSCANと、垂直信号線VLINE(m)と、定電流源PW(m)とで構成される。尚、分かり易いように、図1では2行2列の単位画素の固体撮像素子101を描いてあるが、実際の固体撮像素子では、例えば1600×1200など数百万画素がマトリクス状に配置されている。また、本実施形態に係る固体撮像素子101は、背面から光を入射する背面照射型固体撮像素子である。このような背面照射型固体撮像素子は、光の入射面に回路や配線がないため、開口率を大きくすることができ、光によって発生した電荷を効率良く集めることができるので、単位画素の微細化が可能になる。」 「【0033】 次に、図3に示した点線A-A'で単位画素P(1,1)をコの字型に切断したときの半導体断面構造について図5を用いて説明する。図5(a)の部分は、点線A-A'で切断した時の画素部分の回路で、センサ基板102側の単位画素P(1,1)a受光側画素部P(1,1)aと、周辺回路基板103側の単位画素P(1,1)b出力側画素部P(1,1)bとの主面同士が対向するようにマイクロバンプMB1で接続した様子を示している。つまり、センサ基板102(第1の半導体基板)の主面と周辺回路基板103(第2の半導体基板)の主面とは対向して配置される。ここで、主面とは素子が配置される側の面である。 【0034】 また、図5(b)の部分は、固体撮像素子101の画素部以外の回路、例えば垂直走査回路VSCAN,水平読み出し回路HREAD,水平走査回路HSCANなどの回路の一例としてインバータ回路を示した図である。尚、図5において、図3および図4と同符号のものは同じものを示す。 【0035】 図5において、センサ基板102の単位画素P(1,1)a受光側画素部P(1,1)aの背面側から入射する光は、P型半導体基板PSUBの背面側に形成された酸化膜501およびP+の注入領域502を介してフォトダイオードPDに入射される。尚、図5(a)は図3の点線A-A'で切断した様子を描いてあるので、フォトダイオードPDは入射する光に対して偏った位置に見えるが、実際には単位画素P(1,1)a受光側画素部P(1,1)aの背面側に設けられたマイクロレンズなどによって、フォトダイオードPDに効率よく集光されるように配置されている。センサ基板102の各「画素」間は、電気的に分離されている。尚、LOCOS酸化膜による素子分離領域は画素内においても所定の領域に設けられている。また、フォトダイオードPDに隣接して転送トランジスタQTのゲートQTgが配置されている。先に説明したように、タイミング信号φTXが転送トランジスタQTのゲートQTgに与えられると、フォトダイオードPDに蓄積された電荷はフローティング容量部FD1に転送される。FD1は、配線ML2を介してフローティング容量部FD2に接続される。フローティング容量部FD2に隣接してリセットトランジスタQRのゲートQRgが配置されている。リセットトランジスタQRは、リセットトランジスタQRと増幅トランジスタQAとに電源Vddを供給するVdd拡散部を有する。Vdd拡散部に隣接してゲートQAgが配置されている。ここで、転送トランジスタQTのゲートQTgからフローティング容量部FD1に亘る領域と、リセットトランジスタQRのゲートQRgからフローティング容量部FD2に亘る領域との酸化膜の厚さは15nm以上100nm以下で好ましくは約50nmになるように形成される。」 「【0042】 (第2の実施形態) 第2の実施形態に係る固体撮像素子201について図6を用いて説明する。固体撮像素子201は、第1の素子分離手段(LOCOS分離)で素子分離領域を形成したセンサ基板202(第1半導体基板)と、第1の素子分離手段とは異なる第2の素子分離手段(STI)で素子分離領域を形成した周辺回路基板203(第2半導体基板)とに回路を分けて構成される。尚、第1の実施形態の図1と同符号のものは同じものを示す。 【0043】 固体撮像素子201の回路構成は、第1の実施形態の固体撮像素子101と全く同じで、2行2列の単位画素P(n,m)と、垂直走査回路VSCANと、水平読み出し回路HREADと、水平走査回路HSCANと、垂直信号線VLINE(m)と、定電流源PW(m)とで構成される。 【0044】 ここでは、第1の実施形態に係る固体撮像素子101と異なる部分について説明する。第2の実施形態に係る固体撮像素子201は、センサ基板202(第1半導体基板)と周辺回路基板203(第2半導体基板)とに配置される回路が少し異なる。 【0045】 センサ基板202には、フォトダイオードPD,転送トランジスタQT,FD部,リセットトランジスタQR,増幅トランジスタQA,選択トランジスタQSなどの画素の回路が形成される。また、周辺回路基板203には、垂直走査回路VSCAN,水平読み出し回路HREAD,水平走査回路HSCAN,垂直信号線VLINE(m),定電流源PW(m)などの周辺回路が形成される。 【0046】 図6において、センサ基板202と周辺回路基板203との境界線152を跨ぐ信号線は、大きい黒丸印で描かれたマイクロバンプMB2?MB6,MB10?MB13によって接続される。ここで、固体撮像素子201の4つの単位画素P(n,m)は同じ回路構成なので、単位画素P(1,1)を例に挙げて詳しく説明する。」 「【図1】 」 「【図5】 」 「【図6】 」 (4-2)甲第4号証に記載の技術的事項 上記記載から、甲第4号証には、以下(ア)?(エ)の技術的事項が記載されているものと認められる。 (ア)段落0017、0033、0035、図5によれば、甲第4号証には「センサ基板102(第1半導体基板)と周辺回路基板103(第2半導体基板)とに回路を分けて構成され、センサ基板102の主面と周辺回路基板103の主面同士が対向するようにマイクロバンプMB1で接続し、センサ基板102の背面側から入射する光はフォトダイオードPDに入射される、固体撮像素子101」に係る発明が記載されている。 (イ)段落0018には、「画素がマトリクス状に配置され」ることが記載されている。 (ウ)段落0045には、「センサ基板202には、フォトダイオードPD,転送トランジスタQT,FD部,リセットトランジスタQR,増幅トランジスタQA,選択トランジスタQSなどの画素の回路が形成され、また、周辺回路基板203には、垂直走査回路VSCAN,水平読み出し回路HREAD,水平走査回路HSCAN,垂直信号線VLINE(m),定電流源PW(m)などの周辺回路が形成される」ことが記載されている。 ここで、段落0043の「固体撮像素子201の回路構成は、第1の実施形態の固体撮像素子101と全く同じ」及び段落0044の「センサ基板202(第1半導体基板)と周辺回路基板203(第2半導体基板)とに配置される回路が少し異なる。」との記載から、固体撮像素子201は、配置される回路以外は固体撮像素子101と同じ構成を備えるものと認められる。 (エ)段落0031、0046、図6には、 「センサ基板202における行毎の画素の転送トランジスタQTのゲートがマイクロバンプMB2等を介して周辺回路基板203における垂直走査回路VSCANに接続され、 センサ基板202における行毎の画素のリセットトランジスタQRのゲートがマイクロバンプMB3等を介して周辺回路基板203における垂直走査回路VSCANに接続され、 センサ基板202における行毎の画素の選択トランジスタQSのゲートがマイクロバンプMB10等を介して周辺回路基板203における垂直走査回路VSCANに接続され、 センサ基板に202おける列毎の画素の選択トランジスタQSのドレインがマイクロバンプMB12等を介して周辺回路基板203における水平読み出し回路HREADに接続され、 センサ基板202における全ての画素の増幅トランジスタQAがマイクロバンプMB4を介して周辺回路基板203における電源Vddに接続されること」が記載されている。 (4-3)甲4発明 上記(4-2)より、甲第4号証には、次の発明(以下、「甲4発明」という。)が記載されている。なお、各構成の符号(4a)?(4d)は、説明のために当審が付したものであり、以下、構成4a?構成4dと称する。 〔甲4発明〕 (4a)センサ基板202(第1半導体基板)と周辺回路基板203(第2半導体基板)とに回路を分けて構成され、センサ基板202の主面と周辺回路基板203の主面同士が対向するようにマイクロバンプで接続し、センサ基板202の背面側から入射する光はフォトダイオードPDに入射される、固体撮像素子201であって、 (4b)画素がマトリクス状に配置され、 (4c)前記センサ基板202には、フォトダイオードPD,転送トランジスタQT,FD部,リセットトランジスタQR,増幅トランジスタQA,選択トランジスタQSなどの画素の回路が形成され、また、前記周辺回路基板203には、垂直走査回路VSCAN,水平読み出し回路HREAD,水平走査回路HSCAN,垂直信号線VLINE(m),定電流源PW(m)などの周辺回路が形成され、 (4d)センサ基板202における行毎の画素の転送トランジスタQTのゲートがマイクロバンプMB2等を介して周辺回路基板203における垂直走査回路に接続され、 センサ基板202における行毎の画素のリセットトランジスタQRのゲートがマイクロバンプMB3等を介して周辺回路基板203における垂直走査回路VSCANに接続され、 センサ基板202における行毎の画素の選択トランジスタQSのゲートがマイクロバンプMB10等を介して周辺回路基板203における垂直走査回路VSCANに接続され、 センサ基板202における列毎の画素の選択トランジスタQSのソースがマイクロバンプMB12等を介して周辺回路基板203における水平読み出し回路に接続され、 センサ基板202における全ての画素の増幅トランジスタQAがマイクロバンプMB4を介して周辺回路基板203における電源Vddに接続される (4a)固体撮像素子201。 (5)甲第7号証について (5-1)甲第7号証の記載事項 甲第7号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【0020】 <1.第1実施形態> 図1は、本発明の第1の実施形態に係る固体撮像素子の構成例を示す図である。 本実施形態では、固体撮像素子としてCMOSイメージセンサ100を例に説明する。 【0021】 本CMOSイメージセンサ100は、画素アレイ部110、画素駆動部としての行走査回路120、マルチプレクサ(MUX)回路群130、パイプライン型AD変換回路群140、メモリ配列群150、および水平選択回路160を有する。 そして、マルチプレクサ(MUX)回路群130、パイプライン型AD変換回路群140、メモリ配列群150、および水平選択回路160により読み出し系回路が構成される。 【0022】 画素アレイ部110は、光電変換を行う複数の画素回路110aがM行×N列の2次元アレイ状(マトリクス状)に配列されている。 図1では、1例として、画素回路110aが10×10のマトリクス状に配列された画素アレイ部110を示している。 そして、本第1の実施形態においては、各画素行を駆動する水平画素駆動線kが各行に複数(k0?k3)が配線され、水平画素駆動線k0?k3は該当行のいずれかの画素にそれぞれ接続されている。 各行に複数配線される水平画素駆動線k0?k3と同等の数の複数の画素回路110aにより画素群PG0,PG1・・が形成される。 そして、画素群PG0,PG1・・の複数の画素回路110aは、それぞれ異なる水平画素駆動配線k0?k3に接続されている。 さらに、各列に画素の出力信号を読み出す垂直信号線vslが配線されており、複数列で1つのAD変換回路を共有している。」 「【0029】 本第1の実施形態の画素アレイ部110においては、各行に4本の水平画素駆動線k0?k3が配線されている。 これに対応して、各行の連続する4列の画素回路110aがそれぞれ異なる水平画素駆動線k0?k3に接続される。そして、続いて連続する4列の画素回路がそれぞれ異なる水平画素駆動線k0?k3に接続される。 図1において、第0行を例にすると、第0列の画素回路110a-0が水平画素駆動線k0に接続され、第1列の画素回路110a-1が水平画素駆動線k1に接続されている。さらに、第2列の画素回路110a-2が水平画素駆動線k2に接続され、第3列の画素回路110a-3が水平画素駆動線k3に接続されている。 第4列の画素回路110a-4が水平画素駆動線k0に接続され、第5列の画素回路110a-5が水平画素駆動線k1に接続されている。さらに、第6列の画素回路110a-6が水平画素駆動線k2に接続され、第7列の画素回路110a-7が水平画素駆動線k3に接続されている。 以下、同様の繰り返しとなる。」 「【0032】 マルチプレクサ回路群130は、画素アレイ部110の行画素群PG0,PG1、・・ごとに対応して配置されるマルチプレクサ回路130-0,130-1、・・を有する。 各マルチプレクサ回路130-0,130-1、・・・は、各行画素群PG0,PG1、・・・の各画素回路110aに接続されるx本(本例では4本)の垂直信号線vslがそれぞれ接続される。 前述したように、本第1の実施形態においては、各行に複数配線された水平画素駆動線k0?k3の読み出し駆動のタイミングをずらすことから、x本の垂直信号線vslに読み出されるアナログ信号の読み出しタイミングがずれる。 各マルチプレクサ回路130-0,130-1、・・は、接続されたx本の垂直信号線vslに読み出されるアナログ信号VSLを順次に選択して、パイプライン型AD変換回路群140の対応するAD変換回路に転送する。 各マルチプレクサ回路130-0,130-1、・・は、x本の垂直信号線vslに接続されたスイッチSW0?SW3を有する。 スイッチSW0?SW3は、各行に複数配線された水平画素駆動線k0?k3の読み出し駆動のタイミングに応じた選択信号m0?m3により順次にオン、オフされる。」 「【0058】 <4.第4実施形態> 図12は、本発明の第4の実施形態に係る固体撮像素子(CMOSイメージセンサ)の構成例を示す図である。 【0059】 本第4の実施形態のCMOSイメージセンサ100Cは、マルチプレクサ回路群130C、AD変換回路群140C、メモリ群150C、および水平選択回路160Cを含む読み出し系回路の別の配置構成が採用される場合を示している。 【0060】 AD変換回路等は画素配列の上下に配置しても構わないし、貫通VIAやバンプ接続による回路の積層構造(3次元構造)を用いて、2次元配列の画素単位でAD変換回路を共有しても構わない。 3次元構造を用いて2次元配列の画素単位でAD変換回路を共有することで、限られた配線数に対して並列度の高いAD変換が可能となり、より高速な撮像が実現できる。 2層以上の積層構造において、画素アレイ部110C(受光素子部)以降のマルチプレクサ回路群130C、AD変換回路群140C、メモリ群15T0C、および水平選択回路160Cを含む読み出し系回路などは、いずれの境界で層を分離しても構わない。 【0061】 図12のCMOSイメージセンサ100Cでは、2つに分離した場合が例示されている。 【0062】 以上、本発明の第1、第2、第3、および第4の実施形態に係る固体撮像素子(CMOSイメージセンサ)について説明した。 【0063】 一般的なイメージセンサでは、受光部(フォトダイオード)に対して、配線層側から光を照射するため、各行・各列の配線数が増加すると、開口率が下がったり、光が配線層によって蹴られたりして、感度が低下する問題が起こりうる。 受光部に対して、配線層とは反対の面(以降、裏面)から光を照射する構造とすることで、配線数の増加による開口率の低下や面積増加を回避することができる。」 「【図1】 」 「【図12】 」 (5-2)甲第7号証に記載の技術的事項 上記記載から、甲第7号証には、以下(ア)?(ク)の技術的事項が記載されているものと認められる。 (ア)段落0020によれば、甲第7号証には「CMOSイメージセンサンサ100」に係る発明が記載されている。 (イ)前記CMOSイメージセンサンサ100について、段落0021には、「画素アレイ部110、行走査回路120、マルチプレクサ回路群130、パイプライン型AD変換回路群140を有する」ことが記載されている。 (ウ)前記画素アレイ部110について、段落0022には、「画素アレイ部は、光電変換を行う複数の画素回路110aがM行×N列の2次元アレイ状(マトリクス状)に配列されている」ことが記載されている。 (エ)前記画素回路110aに係る配線について、段落0022には、「各列に画素の出力信号を読み出す垂直信号線vs1が配線されて」いることが記載されており、段落0029には、「各行の連続する4列の画素回路110aがそれぞれ異なる水平画素駆動線k0?k3に接続され、続いて連続する4列の画素回路がそれぞれ異なる水平画素駆動線k0?k3に接続される」ことが記載されている。 (オ)前記マルチプレクサ回路について、段落0032には、「各マルチプレクサ回路130-0,130-1、・・は、x本の垂直信号線vslに接続されて水平画素駆動線k0?k3の読み出し駆動のタイミングに応じて順次にオン、オフされるスイッチSW0?SW3を有し、接続されたx本の垂直信号線vslに読み出されるアナログ信号VSLを順次に選択して、対応するAD変換回路に転送する」ことが記載されている。 (カ)段落0060、図12には、「第1の半導体層の画素アレイ部110Cにおける2次元配列の画素単位毎に、各画素列の垂直信号線vslを、貫通VIAやバンプにより、第2の半導体層におけるマルチプレクサ回路130Cに接続して積層構造(3次元構造)とすること」が記載されている。ここで、段落0059の記載によれば、段落0060、図12に記載された第4の実施形態のCMOSイメージセンサ100Cは、「マルチプレクサ回路群130C、AD変換回路群140C、メモリ群150C、および水平選択回路160Cを含む読み出し系回路の別の配置構成が採用される場合」のものであるから、当該読み出し系回路の配置構成以外である前記(ア)?(オ)の技術的事項を同様に備えていると認められる。 (キ)図12には、第1の半導体層において、行走査回路120Cが水平画素駆動線k0?k3に接続されていることが記載されている。 (ク)段落0063には、「受光部に対して、配線層とは反対の面から光を照射する構造とする」ことが記載されている。 (5-3)甲7発明 上記(5-2)より、甲第7号証には、次の発明(以下、「甲7発明」という。)が記載されている。なお、各構成の符号(7a)?(7i)は、説明のために当審が付したものであり、以下、構成7a?構成7iと称する。 〔甲7発明〕 (7a)CMOSイメージセンサ100Cであって、 (7b)画素アレイ部110C、行走査回路120C、マルチプレクサ回路群130C、パイプライン型AD変換回路群140Cを有し、 (7c)画素アレイ部110Cは、光電変換を行う複数の画素回路110aがM行×N列の2次元アレイ状(マトリクス状)に配列されており、 (7d)各列に画素の出力信号を読み出す垂直信号線vslが配線されており、 (7e)各行の連続する4列の画素回路110aがそれぞれ異なる水平画素駆動線k0?k3に接続され、続いて連続する4列の画素回路110aがそれぞれ異なる水平画素駆動線k0?k3に接続されており、 (7f)各マルチプレクサ回路130C-0,130C-1、・・は、x本の垂直信号線vslに接続されて水平画素駆動線k0?k3の読み出し駆動のタイミングに応じて順次にオン、オフされるスイッチSW0?SW3を有し、接続されたx本の垂直信号線vslに読み出されるアナログ信号VSLを順次に選択して、対応するAD変換回路に転送するものであり、 (7g)第1の半導体層の画素アレイ部における2次元配列の画素単位毎に、各画素列の垂直信号線vslを、貫通VIAやバンプにより、第2の半導体層におけるマルチプレクサ回路130Cに接続して積層構造(3次元構造)とし、 (7h)前記行走査回路120Cは、第1の半導体層において水平画素駆動線k0?k3に接続されており、 (7i)受光部に対して、配線層とは反対の面から光を照射する構造を備えた (7a)CMOSイメージセンサンサ100C。 (6)甲第8号証について (6-1)甲第8号証の記載事項 甲第8号証には、次の記載がある。なお、以下の下線は当審で付したものである。 「【0028】 〈1.第1の実施形態:固体撮像装置〉 [1.1 固体撮像装置全体の構成] 図1A,Bは、本発明の第1の実施形態に係る固体撮像装置の概略斜視図、及び上面からみた概略構成図である。 本実施形態例の固体撮像装置1は、図1Aに示すように、複数の画素4が形成され光入射側に配された第1のチップ2と、複数の画素駆動回路11が形成され反光入射側となる第1のチップ2の下層に積層された第2のチップ3とを有して構成されている。第1のチップ2と第2のチップ3は、図2Bに示すように、1列分の画素4の下部(本実施形態例では直下)に、垂直方向に延在して形成された1本の画素駆動回路11が配されるように積層されている。 そして、これらの2層に積層された第1のチップ2及び第2のチップ3は、図1Aに示すように画素4と画素駆動回路11を電気的に接続するための接続部12によって接続されている。」 「【0032】 画素部5は、2次元アレイ状に規則的に複数配列された画素4から構成される。画素部5は、図示しないが、実際に光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路6に読み出す有効画素領域と、有効画素領域の周囲に形成され黒レベルの基準になる光学的黒を出力するための黒基準画素領域とから構成される。 【0033】 カラム信号処理回路6は、例えば、画素4の列毎に配置されており、1行分の画素4ら出力される信号を画素列毎に黒基準画素領域(図示しないが、有効画素領域の周囲に形成される)からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路6の出力段には、水平選択スイッチ(図示せず)が水平信号線14とのあいだに設けられている。」 「【0040】 図3に示すように、第1のチップ2は、受光部16形成された基板15と、多層配線層26と、カラーフィルタ層29と、オンチップマイクロレンズ30とを含んで構成されている。 【0041】 基板15は、シリコンからなる半導体基板によって構成されている。基板15の光入射側となる表面側には、受光部16と、フローティングディフュージョン部17と、所望のMOSトランジスタのソース・ドレインを構成する不純物領域18,19,20とが形成されている。」 「【0055】 また、選択トランジスタTr4のドレインは、垂直信号線13に接続されており、選択トランジスタTr4のゲート電極24には、選択パルスφSELを供給する選択配線39が接続されている。」 「【0068】 [1.4 変形例] 図7に、本実施形態例の変形例に係る固体撮像装置1の画素部5における電気的な接続関係を示すブロック図を示す。図7において、図4に対応する部分には同一符号を付し重複説明を省略する。 【0069】 変形例に係る固体撮像装置では、隣接する2列分の画素4に対して1つの画素駆動回路11が対応するように、複数の画素駆動回路11が形成されている。また、図示を省略するが、変形例に係る固体撮像装置では、第1のチップ2と第2のチップ3は、各画素駆動回路11が2列分の画素4の下部に配置されるように積層される。 【0070】 変形例に係る固体撮像装置では、1つの画素駆動回路11から2列分の各画素4に、それぞれ、転送配線37、リセット配線38、選択配線39を介して転送パルス、リセットパルス、選択パルスを供給している。 【0071】 このように、2列分の画素4に1つの画素駆動回路11から駆動パルスを供給する場合も、各画素4と、各画素4を駆動するための駆動パルスを生成する画素駆動回路11の距離が近いため、駆動パルスの遅延や鈍りを抑制することができる。その他、第1の実施形態の固体撮像装置1と同様の効果を得ることができる。 【0072】 図7に示す変形例では、2列分の画素4に1つの画素駆動回路11を接続する例としたが、2列以上の複数列分の画素4に、1つの画素駆動回路11を接続する例としてもよい。この場合、画素駆動回路11から画素4に供給されるそれぞれの駆動パルスの遅延や鈍りが発生しない程度に、共通の画素駆動回路11で駆動される画素4を増やすことができる。」 「【0074】 〈2.第2の実施形態:固体撮像装置〉 次に、本発明の第2の実施形態に係る固体撮像装置について説明する。図8A,Bは、本実施形態例に係る固体撮像装置41の概略斜視図、及び上面から見た概略構成図である。また、図9Aは、第1のチップ42の概略構成図であり、図9Bは、第2のチップ43の概略構成図である。 図8,9において、図1,2に対応する部分には同一符号を付し重複説明を省略する。 【0075】 本実施形態例においては、第2のチップ43は、制御回路9、タイミング同期回路10、画素駆動回路11を有すると共に、カラム信号処理回路6、水平駆動回路7等の後段の周辺処理回路を有している。したがって、第1のチップ42には、図9Aに示すように、画素部5のみが形成されている。 【0076】 また、第2のチップ43では、図9Bに示すように、1つの画素4に1つずつ対応するように複数の画素駆動回路40が形成されている。また、図示を省略するが、実際には、第1のチップ42に形成された垂直信号線13は、第2のチップ43に形成されたカラム信号処理回路6に電気的に接続されている。 【0077】 そして、図8A,Bに示すように、第1のチップ42及び第2のチップ43は、各画素4の直下に、各画素駆動回路40が配置されるように積層される。そして、各画素4と、その画素4に対応する画素駆動回路40は、接続部12によって接続されている。」 「【0082】 本実施形態例においては、1つの画素4に対して1つの画素駆動回路40を形成する例としたが、隣接する複数の画素4に対して、1つの画素駆動回路40を形成する例としてもよい。この場合、画素駆動回路40から画素に供給されるそれぞれの駆動パルスの遅延や鈍りが発生しない程度に、共通の画素駆動回路40で駆動される画素4を増やすことができる。」 「【図1】 」 「【図3】 」 「【図4】 」 「【図7】 」 「【図8】 」 (6-2)甲第8号証に記載の技術的事項 上記記載から、甲第8号証には、以下(ア)?(ク)の技術的事項が記載されているものと認められる。 (ア)段落0028によれば、甲第8号証には「複数の画素4が形成され光入射側に配された第1のチップ2と、複数の画素駆動回路11が形成され反光入射側となる第1のチップ2の下層に積層された第2のチップ3とを有して構成され、これらの2層に積層された第1のチップ2及び第2のチップ3は、画素4と画素駆動回路11を電気的に接続するための接続部12によって接続されている固体撮像装置1」に係る発明が記載されている。 (イ)前記画素4について、段落0032には、「2次元アレイ状に規則的に複数配列された画素4により画素部5が構成される」ことが記載されている。 (ウ)段落0033の「画素4ら出力される信号」は「画素4から出力される信号」の誤記と認められるから、段落0033には、「1行分の画素4から出力される信号を画素列毎にノイズ除去や信号増幅等の信号処理を行うカラム信号処理回路6が画素4の列毎に配置されて」いることが記載されている。 (エ)前記第1のチップ2について、段落0040、0041には、「第1のチップ2は半導体基板を含んで構成されている」ことが記載されている (オ)段落0075、0076には、「第1のチップ42には、画素部5のみが形成され、第2のチップ43は、画素駆動回路40及びカラム信号処理回路6を有している」ことが記載されている。ここで、「第1のチップ42」、「第2のチップ43」及び「画素駆動回路40」が「第1のチップ2」、「第2のチップ3」及び「画素駆動回路11」に対応するものであることは明らかである。 (カ)段落0072、0077、0082には、「第1のチップ42における複数列分の画素4に、第2のチップ43における1つの画素駆動回路40が接続部12によって接続される」ことが記載されている。 (キ)段落0055、0070、0072には、画素駆動回路11から複数列分の各画素4の選択トランジスタTr4のゲート電極24に選択パルスφSELを供給することが記載されている。 (ク)段落0076、図8Bには、「第1のチップ42における各列の画素4に接続された垂直信号線13は、第2のチップ43に形成されたカラム信号処理回路6に電気的に接続されている」ことが記載されている。 (6-3)甲8発明 上記(6-2)より、甲第8号証には、次の発明(以下、「甲8発明」という。)が記載されている。なお、各構成の符号(8a)?(8g)は、説明のために当審が付したものであり、以下、構成8a?構成8gと称する。 〔甲8発明〕 (8a)複数の画素4が形成され光入射側に配された第1のチップ42と、複数の画素駆動回路40が形成され反光入射側となる第1のチップ42の下層に積層された第2のチップ43とを有して構成され、これらの2層に積層された第1のチップ42及び第2のチップ43は、画素4と画素駆動回路40を電気的に接続するための接続部12によって接続されている固体撮像装置1であって、 (8b)2次元アレイ状に規則的に複数配列された画素4により画素部5が構成され、 (8c)1行分の画素4から出力される信号を画素列毎にノイズ除去や信号増幅等の信号処理を行うカラム信号処理回路6が画素4の列毎に配置され、 (8d)前記第1のチップ42は半導体基板を含んで構成され、 (8e)前記第1のチップ42には、画素部5のみが形成され、前記第2のチップ43は、画素駆動回路40及びカラム信号処理回路6を有しており、 (8f)前記第1のチップ42における複数列分の画素4に、前記第2のチップ43における1つの画素駆動回路40が接続部12によって接続され、前記画素駆動回路11から複数列分の各画素4の選択トランジスタTr4のゲート電極24に選択パルスφSELを供給し、 (8g)第1のチップ42における各列の画素4に接続された垂直信号線13は、第2のチップ43に形成されたカラム信号処理回路6に電気的に接続されている (8a)固体撮像装置1。 6 取消理由(決定の予告)に記載した取消理由について 6.1 請求項1について (ア)「複数のイメージセンサピクセル」について 請求項1には、「複数のイメージセンサピクセル」の記載が、構成D1、構成D2及び構成E2の記載に存在し、そのうち構成D2及び構成E2の記載の「複数のイメージセンサピクセルの前に「前記」が付されているから、構成D1、構成D2及び構成E2の記載の「複数のイメージセンサピクセル」は同じものであることが特定されている。 してみると、構成D1、構成D2及び構成E2の記載の「複数のイメージセンサピクセル」は、ピクセル行およびピクセル列に配置されたものであり、複数のピクセル列および複数のピクセル行を含むピクセルブロックの各々を構成するものであり、前記複数のピクセルブロックの各々において前記複数の垂直ブロック相互接続の各々により前記第二表面を通って前記制御回路へと結合されるものであることが特定されているから、一の発明の構成を把握できるものである。 よって、請求項1の「複数のイメージセンサピクセル」の記載に係る構成は、明確である。 (イ)「複数のイメージセンサピクセルのアレイ」について 請求項1には、「複数のイメージセンサピクセルのアレイ」の記載が、構成B、構成C、構成D1及び構成G2の記載に存在し、そのうち構成C、構成D1及び構成G2の記載の「複数のイメージセンサピクセルのアレイ」の前に「前記」の記載が付されているから、構成B、構成C、構成D1及び構成G2の記載の「複数のイメージセンサピクセルのアレイ」は同じものであることが特定されている。 してみると、構成B、構成C、構成D1及び構成G2の記載の「複数のイメージセンサピクセルのアレイ」は、前記半導体基板において前記第一表面を通ってイメージ光を受信するように構成されたものであり、複数の垂直導電性相互接続によって、制御回路が結合されたものであり、ピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含むものであり、前記ピクセル列の各々が前記複数のスイッチ回路の各々と結合しているものであることが特定されているから、一の発明の構成を把握できるものである。 よって、請求項1の「複数のイメージセンサピクセルのアレイ」の記載に係る構成は、明確である。 (ウ)「垂直ブロック相互接続」、「制御回路」について 請求項1に記載の「垂直ブロック相互接続」は、構成E2の記載において「前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合」することが特定され、さらに構成F及び構成G1の記載において「前記制御回路」が備える「アナログデジタル変換回路に結合され」ることが特定されている。 当該特定事項は、本件明細書の段落0051に「電力を供給されたソースフォロワトランジスタ34のゲートに結合されたピクセル格納領域に格納されたイメージデータ電荷は、イメージデータ信号(例えば、Vout)へと変換され、ブロック相互接続40Bなどの垂直読み出し相互接続へと提供されてもよい。イメージデータ信号Voutは、ADC回路43などのADC変換回路に提供されてもよい。」との対応する記載が存在する。 よって、上記特定事項は、発明の詳細な説明に記載したものである。また、上記段落0051の記載は、当業者が請求項1の上記特定事項を実施することができる程度に明確かつ十分に記載されているものである。 (エ)特許異議申立理由について 請求項1の「スイッチ回路」の接続先をサポート要件違反及び明確性要件違反とする特許異議申立理由については、本件訂正により当該接続先が「垂直ブロック相互接続」から構成G2の「垂直列相互接続」へと訂正されたことで、本件明細書の段落0050の「垂直列相互接続40Cは、各列のピクセルのソースフォロワトランジスタ34とピクセル電力供給電圧Vaa_pixを提供する端子61などの共通の電圧供給端子との間に結合されてもよい。制御回路44は、各垂直列相互接続40Cと当該列のソースフォロワトランジスタ34との間に結合されたスイッチ60を含んでもよい。」との記載に対応するものとなり、サポート要件及び明確性要件を満たすものとなった。 (オ)請求項1についてのまとめ 上記(ア)?(エ)に加え、請求項1における上記(ア)?(エ)以外の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項1の記載及び請求項1に関連する発明の詳細な説明の記載は、特許法第36条第6項第1号及び第2号、並びに同条第4項第1号の要件を満たしている。 6.2 請求項2?8について (ア)特許異議申立理由について 請求項4の「前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい」との記載をサポート要件違反及び実施可能要件違反とする特許異議申立理由については、図2の4列×3行のピクセルブロックの記載からサポート要件及び実施可能要件を満たしているといえる。 また、請求項7の「前記複数の垂直列相互接続」の「前記」が指すものを明確性違反とする特許異議申立理由については、本件訂正により請求項1の構成E1及び構成G2に「複数の垂直列相互接続」が特定されたことで明確性要件を満たすものとなった。 (イ)請求項2?8についてのまとめ 上記(ア)に加え、請求項4及び7における上記(ア)以外の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 また、請求項3、5、6、8の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項2?8の記載及び請求項2?8に関連する発明の詳細な説明の記載は、特許法第36条第6項第1号及び第2号、並びに同条第4項第1号の要件を満たしている。 6.3 請求項14について (ア)「複数のイメージセンサピクセル」について 請求項14は、請求項1と同じ構成D1、構成D2及び構成E2の記載を含むものである。 よって、請求項14の「複数のイメージセンサピクセル」の記載に係る構成は、上記6.1(ア)と同様の理由により明確である。 (イ)「垂直列相互接続」、「制御回路」について 請求項14に記載の「垂直列相互接続」は、構成G2aの記載において「前記ピクセル列の各々」が結合されることが特定され、構成G2bの記載において「前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され」ることが特定されている。 当該特定事項は、本件明細書の段落0050に「垂直列相互接続40Cは、各列のピクセルのソースフォロワトランジスタ34とピクセル電力供給電圧Vaa_pixを提供する端子61などの共通の電圧供給端子との間に結合されてもよい。制御回路44は、各垂直列相互接続40Cと当該列のソースフォロワトランジスタ34との間に結合されたスイッチ60を含んでもよい。」との対応する記載が存在する。 よって、上記特定事項は、発明の詳細な説明に記載したものである。また、上記段落0050の記載は、当業者が請求項14の上記特定事項を実施することができる程度に明確かつ十分に記載されているものである。 (ウ)「各ピクセルから信号が読み出される」ことについて 請求項14には、「各ピクセルから信号が読み出される」ことについて、構成Jの記載に「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」ことが記載されている。 また、構成G2a及び構成G2bの記載において、「前記ピクセル列の各々は、」「前記複数の垂直列相互接続の各々」を介して「前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され」ていることが記載されている。 以上の構成において、マトリクス状に配列されたイメージセンサにおける一般的な読み出し技術を考慮すれば、前記ピクセル電力供給端子に接続された前記複数のスイッチ回路の各々を閉じることをトリガとして、当該ピクセル行の各ピクセルから信号が読み出されることは、当業者に当然に把握される事項である。 そして、以上の各ピクセルから信号が読み出されることに係る構成は、本件明細書の段落0051の「イメージングシステム10の読み出し動作の間、行選択信号RSは、(例えば、垂直行相互接続によって)ある行のピクセルに提供されてもよい。行選択信号RSは、当該行のピクセルへと提供される間、スイッチ60のうちの一つは、当該列のピクセルのソースフォロワトランジスタ34に対して、電力供給電圧Vaa_pixを提供するために閉じられてもよい。電力を供給されたソースフォロワトランジスタ34のゲートに結合されたピクセル格納領域に格納されたイメージデータ電荷は、イメージデータ信号(例えば、Vout)へと変換され、ブロック相互接続40Bなどの垂直読み出し相互接続へと提供されてもよい。」との対応する記載が存在する。 よって、上記各ピクセルから信号が読み出されることに係る構成は、発明の詳細な説明に記載したものである。また、上記段落0051の記載は、当業者が請求項1の上記特定事項を実施することができる程度に明確かつ十分に記載されているものである。 (エ)請求項14についてのまとめ 上記(ア)?(ウ)に加え、請求項14における上記(ア)?(ウ)以外の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項14の記載及び請求項14に関連する発明の詳細な説明の記載は、特許法第36条第6項第1号及び第2号、並びに同条第4項第1号の要件を満たしている。 6.4 請求項15?17、19について 請求項14を引用する請求項15?17、19の記載、及び、当該記載に関連する発明の詳細な説明の記載においても、サポート要件、明確性要件、実施可能要件を満たさない理由は存在しない。 よって、請求項15?17、19の記載及び請求項15?17、19に関連する発明の詳細な説明の記載は、特許法第36条第6項第1号及び第2号、並びに同条第4項第1号の要件を満たしている。 6.5 小括 以上のとおり、請求項1?8、14?17、19の記載及び請求項1?8、14?17、19に関連する発明の詳細な説明の記載は、特許法第36条第6項第1号及び第2号、並びに同条第4項第1号の要件を満たしている。 7 取消理由(決定の予告)において採用しなかった特許異議申立理由について 7.1 甲第1号証を主引用例とした場合の新規性、進歩性について 7.1.1 本件特許発明1について (1)対比 本件特許発明1の構成A?構成Hを甲1発明の構成1a?構成1gと対比する。 (ア)構成Aについて 構成1aの「半導体材料からなる基板511」は、構成Aの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明1と甲1発明とは、構成Aを備える点で一致する。 (イ)構成Bについて 構成1aの、基板511における光センサ502が形成された面は、構成Bの「第一表面」に相当する。そして、前記光センサ502は、構成1cのN×M配列であるから、構成Bの「前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明1と甲1発明とは、構成Bを備える点で一致する。 (ウ)構成C、構成Fについて 構成1bの「基板511の底面」は、構成Cの「第二表面」に相当し、構成1bの「基板511の底面上の導電性点513」、及び、構成1aの基板511と基板503とを電気的に接続する「導電性バンプ512」は、構成Cの「第二表面を通って伸長する複数の垂直導電性相互接続」に相当する。 そして、構成1bにおいて導電性点513が光センサと接続され、構成1fにおいて導電性バンプ512がディジタルアナログ変換器と接続され、構成1eにおいて導電性バンプ512がリセットトランジスタ530を通してV_(CC)に接続されているから、構成1fの「受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器」、「V_(CC)」及び「リセットトランジスタ530」は、構成Cの「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」、及び、構成Fの「アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」た「制御回路」に相当する。 以上から、本件特許発明1と甲1発明とは、構成C及び構成Fを備える点で一致する。 (エ)構成Dについて 構成1cの、N×M配列の光センサ502がクラスタ520にグループ化された「2×2配列の光センサ」は、構成D1の、「前記イメージセンサピクセルのアレイ」に含まれる「ピクセル行およびピクセル列に配置された複数のイメージセンサピクセル」に相当する。 また、構成1cの、N×M配列の光センサ502からのグループ化により各々が「2×2配列の光センサ」を有する複数の「クラスタ520」は、構成D2の「複数のイメージセンサピクセルによって」「各々を構成し」た「複数のピクセルブロック」、及び、構成D3の、各々が「複数のピクセル列および複数のピクセル行を含」む「複数のピクセルブロック」に相当する。 以上から、本件特許発明1と甲1発明とは、構成Dを備える点で一致する。 (オ)構成E2、構成G1について 上記(ウ)のとおり、「導電性点513」及び「導電性バンプ512」は、「垂直導電性相互接続」に相当する。 そして、構成1dの「導電性点513」は、クラスタ520内の各光センサが共有して接続されており、前記「クラスタ520」が「ピクセルブロック」に相当することは、上記(エ)のとおりであるから、「導電性点513」及び「導電性バンプ512」は、構成E2の「垂直ブロック相互接続」に相当する。 また、上記(ウ)のとおり、「導電性バンプ512」は、「受信された信号をディジタル画素充電信号に変換するディジタルアナログ変換器」と接続されているから、甲1発明は、構成G1の「前記複数の垂直ブロック相互接続の各々は、アナログデジタル変換回路に結合され」との構成を備えているといえる。 以上から、本件特許発明1と甲1発明とは、構成E2及び構成G1を備える点で一致する。 (カ)構成G2について 上記(ウ)のとおり構成Fの「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に相当する構成1iの「リセットトランジスタ530」は、上記(ウ)、(オ)のとおり、クラスタ520内の各光センサが共有して接続されている導電性点513に、導電性バンプ512を介して接続されており、当該導電性点513の各々は光センサの列の各々とは接続されていない。 また、光センサ502への他の接続として、構成1gのグランドに接続されるバンプ515に係る接続が存在するが、当該接続は各々が光センサの列の各々と接続されるものではない。 よって、前記複数の垂直導電性相互接続について、本件特許発明1は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものであるのに対し、甲1発明は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものではない点で、両者は相違する。 (キ)構成E1について 上記(オ)及び(カ)のとおり、甲1発明は、構成G1の「複数の垂直ブロック相互接続」に係る構成を有し、構成G2の「複数の垂直列相互接続」に係る構成を有していない。 よって、前記複数の垂直導電性相互接続について、本件特許発明1と甲1発明とは、複数の垂直ブロック相互接続を含む点で一致し、本件特許発明1は複数の垂直列相互接続を含むのに対し、甲1発明は複数の垂直列相互接続を含まない点で相違する。 (コ)構成Hについて 構成1aの「ディジタル画像装置500」は、光センサ502が形成された基板511と画素支持回路501が形成された基板503とが、構成bにおいて上下に接続された構造を備えるから、構成Hの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明1と甲1発明とは、構成Hを備える点で一致する。 (2)一致点、相違点 以上のことから、本件特許発明1と甲1発明との一致点及び相違点は、次のとおりである。 〔一致点〕 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 (E)(E1’)前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、(E2)前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 (F)前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 (G)(G1)前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合される、 ことを特徴とする、 (H)スタックトチップイメージセンサ。 〔相違点〕 前記複数の垂直導電性相互接続について、本件特許発明1は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものであるのに対し、甲1発明は、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している複数の垂直列相互接続を含むものではない点。 (3)当審の判断 (3-1)新規性について 上記(2)のとおり本件特許発明1と甲1発明とは実質的な相違点を有するから、本件特許発明は、甲第1号証に記載された発明であるとはいえない。 (3-2)進歩性について 甲1発明において、「導電性点513」及び「導電性バンプ512」は、構成E2の「垂直ブロック相互接続」に相当するから、その他の接続について、「垂直列相互接続」に相当する各々が光センサの列の各々と接続されるものとすることが容易想到であるか以下に検討する。 光センサ502への上記その他の接続として、構成1gのグランドに接続されるバンプ515に係る接続が存在する。しかしながら、グランドは単に接地電圧を供給するものであって、接続する画素の列の間でグランドの機能に差異が存在しないことは、当業者に明らかな事項であるから、上記バンプ515に係る接続を、各々が光センサの列の各々と接続されるものとする動機が存在しないことは明らかである。また、甲第2号証?甲第12号証には、前記動機について記載も示唆もされていない。 よって、本件特許発明1は、当業者であっても、甲第1号証に記載された発明及び甲第2号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.1.2 本件特許発明2?本件特許発明8について 本件特許発明2?本件特許発明8は、本件特許発明1を引用するものであって、本件特許発明1からさらに限定を加えるものであるから、本件特許発明2、本件特許発明3、本件特許発明5、本件特許発明8は、本件特許発明1と同じ理由により、甲第1号証に記載された発明であるとはいえないものであり、また、本件特許発明2?本件特許発明8は、本件特許発明1と同じ理由により、当業者であっても、甲第1号証に記載された発明及び甲第2号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.1.3 本件特許発明14について 本件特許発明14は、本件特許発明1と甲1発明との相違点に係る構成E1を備えるとともに、同じく前記相違点に係る構成G2よりも限定された構成である構成G2a及び構成G2bを備えるから、本件特許発明1と同様に、甲1発明との間に、少なくとも、上記7.1.1(2)の相違点が存在する。 そして、上記7.1.1(3)(3-2)のとおり、 本件特許発明1は、当業者であっても、甲第1号証に記載された発明及び甲第2号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえないから、本件特許発明14も、本件特許発明1と同じ理由により、当業者であっても、甲第1号証に記載された発明及び甲第2号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.1.4 本件特許発明15?本件特許発明17、本件特許発明19について 本件特許発明15?本件特許発明17、本件特許発明19は、本件特許発明14を引用するものであって、本件特許発明14からさらに限定を加えるものであるから、本件特許発明16、本件特許発明17、本件特許発明19は、本件特許発明14と同じ理由により、甲第1号証に記載された発明であるとはいえないものであり、また、本件特許発明15?本件特許発明17、本件特許発明19は、本件特許発明14と同じ理由により、当業者であっても、甲第1号証に記載された発明及び甲第2号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.2 甲第2号証を主引用例とした場合の新規性、進歩性について 7.2.1 本件特許発明1について (1)対比 本件特許発明1の構成A?構成Hを甲2発明の構成2a?構成2kと対比する。 (ア)構成Aについて 構成2fの「第2基板」は、「エピタキシャル工程を通じて形成された単結晶シリコンで形成する基板」であるから、構成Aの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明1と甲2発明とは、構成Aを備える点で一致する。 (イ)構成Bについて 前記第2基板は、構成2cの「フォトダイオードPD」が位置するとともに、構成2eの「第1基板と接していない側の面において、マイクロレンズ及びカラーフィルターが設けられ」ているから、第2基板における第1基板と接していない側の面を通ってイメージ光を受信するように構成されており、当該「第1基板と接していない側の面」は構成Bの「第一表面」に相当する。 また、構成2cの第2基板における「アクティブピクセルセンサを形成するフォトダイオードPD」は、構成2bの「アクティブピクセルセンサアレイ」を構成するものであり、当該フォトダイオードPDのアレイは、構成Bの「イメージセンサピクセルのアレイ」をに相当する。 よって、本件特許発明1と甲2発明とは、構成Bを備える点で一致する。 (ウ)構成C、構成Fについて 構成2kの「コンタクトプラグ」は、構成Cの「垂直導電性相互接続」に相当する。 構成2c、構成2i、構成2j、構成2kにおいて、第1基板におけるリセットトランジスタRXは、第2基板における伝送トランジスタTXと接続されたフローティング拡散領域FDと、コンタクトプラグを通じて、接続されているから、構成Cの「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 また、前記「リセットトランジスタRX」は、フローティング拡散領域FDと接続されて、「電源電圧VCCをフローティング拡散領域FDに伝達してフローティング拡散領域FDをリセットするものであるから、「電源電圧VCC」及び「リセットトランジスタRX」は、構成Fの「ピクセル電力供給端子」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に相当する。 他方、構成2dの「アナログデジタルコンバータ」は、構成Fの「アナログデジタル変換回路」に対応するものであるが、構成Cの「垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された」構成を備えていることは特定されていない。 以上から、本件特許発明1と甲2発明とは、「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」を備え、「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」る点で共通する。しかしながら、「前記制御回路」すなわち「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」について、本件特許発明は「アナログデジタル変換回路」を含むのに対し、甲2発明は「アナログデジタル変換回路」を含むことが特定されていない点で、相違する。 (エ)構成D1について 構成2g及び構成2hの「4共有ピクセル」は4行1列に配置されている。 よって、本件特許発明1と甲2発明とは、構成D1を備える点で一致する。 (オ)構成D2について 構成2g及び構成2hの4行1列に配置された「4共有ピクセル」は、「前記複数のイメージセンサピクセルによって」「各々を構成し」たものである「ピクセルブロック」に相当する。 よって、本件特許発明1と甲2発明とは、構成D2を備える点で一致する。 (カ)構成D3について 前記ピクセルブロックについて、本件特許発明1と甲2発明とは、「ピクセル列および複数のピクセル行を含」むものである点で共通する。 しかしながら、前記ピクセルブロックのピクセル列について、本件特許発明1は複数列であるのに対し、甲2発明は1列である点で相違する。 (キ)構成G2について 構成2g及び構成2hにおいて、1列に配置された4共有ピクセルにおける4つのフォトダイオードが共通のフローティング拡散領域FDと接続されて読み取り素子を共有するとともに、構成2j及び構成2kにおいて、フローティング拡散領域FDが第1基板におけるリセットトランジスタRXとコンタクトプラグを通じて接続される構成を備える。ここで、上記(ウ)のとおり、前記「リセットトランジスタRX」は「スイッチ回路」に相当する。 よって、上記構成における「コンタクトプラグ」は、構成E2の「前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」「垂直列相互接続」に相当する。 以上から、本件特許発明1と甲2発明とは、構成G2を備える点で一致する。 (ク)構成G1、構成E2について 上記(ウ)のとおり、甲2発明は、「アナログデジタルコンバータ」が「アクティブピクセルセンサアレイ」に接続されることが特定されていないから、甲2発明は、構成G1の「各々が前記アナログデジタル変換回路に結合」される「垂直ブロック相互接続」を備えていない。 よって、本件特許発明1は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えるのに対し、甲2発明は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えていない点で相違する。 (ケ)構成E1について 上記(キ)及び(ク)のとおり、甲2発明は、構成G2の「複数の垂直列相互接続」に係る構成を有し、構成G1の「複数の垂直ブロック相互接続」に係る構成を有していない。 よって、本件特許発明1と甲2発明とは、「前記複数の垂直導電性相互接続」は「複数の垂直列相互接続」を含む点で共通する。 しかしながら、前記複数の垂直導電性相互接続について、本件特許発明1は複数の垂直ブロック相互接続を含むのに対し、甲1発明は複数の垂直ブロック相互接続を含まない点で相違する。 (コ)構成Hについて 構成2aの「イメージセンサ」は、構成2cの第1及び第2基板が相互にボンディングされる構成を備えるから、構成Hの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明1と甲2発明とは、構成Hを備える点で一致する。 (2)一致点、相違点 以上のことから、本件特許発明1と甲2発明との一致点及び相違点は、次のとおりである。 〔一致点〕 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3’)前記複数のピクセルブロックの各々はピクセル列および複数のピクセル行を含み、 (E’)(E1’)前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、 (F’)前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 (G)(G2)前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、 (H)スタックトチップイメージセンサ。 〔相違点1〕 「前記制御回路」すなわち「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」について、本件特許発明は「アナログデジタル変換回路」を含むのに対し、甲2発明は「アナログデジタル変換回路」を含むことが特定されていない点。 〔相違点2〕 ピクセルブロックのピクセル列について、本件特許発明1は複数列であるのに対し、甲2発明は1列である点。 〔相違点3〕 前記複数の垂直導電性相互接続について、本件特許発明1は複数の垂直ブロック相互接続を含むのに対し、甲1発明は複数の垂直ブロック相互接続を含まない点。 また、本件特許発明1は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えるのに対し、甲2発明は、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えていない点。 (3)当審の判断 (3-1)新規性について 上記(2)のとおり本件特許発明1と甲2発明とは実質的な相違点を有するから、本件特許発明は、甲第2号証に記載された発明であるとはいえない。 (3-2)進歩性について 上記相違点のうち、まず相違点2について検討する。 出力が共通化された複数のピクセルの配置として、複数行及び複数列のものは、甲1発明の構成1cや甲3発明の構成3dのように、周知技術であり、甲2発明における構成2gの4共有ピクセルの配置を複数行及び複数列とすること自体は、当業者が容易に着想しうるものといえる。 しかしながら、上記一致点とされていた構成G2の、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している「複数の垂直列相互接続」に相当するコンタクトプラグは、上記4共有ピクセルの配置を複数列にすると、各々がピクセル列の各々と結合する「複数の垂直列相互接続」の構成とはならない。 さらに、甲1発明の上記4共有ピクセルの配置を複数列にした場合に、コンタクトプラグを、各々が前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している「複数の垂直列相互接続」の構成とする動機は存在しない。また、甲第1号証、甲第3号証?甲第12号証には、前記動機について記載も示唆もされていない。 よって、相違点2に係る本件特許発明1の構成は、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明1は、当業者であっても、甲第2号証に記載された発明及び甲第1号証、甲第3号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.2.2 本件特許発明2?本件特許発明8について 本件特許発明2?本件特許発明8は、本件特許発明1を引用するものであって、本件特許発明1からさらに限定を加えるものであるから、本件特許発明2、本件特許発明3、本件特許発明5、本件特許発明7は、本件特許発明1と同じ理由により、甲第2号証に記載された発明であるとはいえないものであり、また、本件特許発明2?本件特許発明8は、本件特許発明1と同じ理由により、当業者であっても、甲第2号証に記載された発明及び甲第1号証、甲第3号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.3 甲第3号証を主引用例とした場合の進歩性について 7.3.1 本件特許発明1について (1)対比 本件特許発明1の構成A?構成Hを甲3発明の構成3a?構成3kと対比する。 (ア)構成Aについて 構成3cの「センサチップ2」は、半導体チップであるから、構成Aの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明1と甲3発明とは、構成Aを備える点で一致する。 (イ)構成Bについて 構成3dの「撮像面」は、構成Bの「第一表面」に相当する。そして、構成3dの、撮像面において「画素」が「マトリックス状に配置」されたものは、「前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明1と甲3発明とは、構成Bを備える点で一致する。 (ウ)構成Cについて 構成3eの「撮像面とは逆側の配線層20側」及び「センサチップ2に形成されたマイクロバンプ31及びロジックチップ3に形成されたマイクロバンプ32」は、構成Cの「第二表面」及び「垂直導電性相互接続」にそれぞれ相当する。そして、甲3発明は、構成3e、構成3f、構成3h、構成3kにおいて、ロジックチップ3のパルス生成ブロック43と、センサチップ2のリセット制御回路52及びアナログディジタル変換回路55とがマイクロバンプ31、32によって結合されているから、構成3eの「パルス生成ブロック43」は、構成Cの「制御回路」に相当し、本件特許発明1と甲3発明とは、「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、構成要素へと結合された制御回路」を備える点で共通する。 しかしながら、複数の垂直導電性相互接続によって制御回路に結合された構成要素が、本願特許発明は「イメージセンサピクセルのアレイ」であるのに対し、甲3発明は「リセット制御回路52及びアナログディジタル変換回路55」(構成3gの「画素の周辺回路」)である点で相違する。 (エ)構成Dについて 構成3dの「複数の画素ブロック6」、及び各画素ブロックの「複数の行及び複数の列の画素」は、構成Dの「複数のピクセルブロック」及び「複数のイメージセンサピクセル」にそれぞれ相当する。 よって、「マトリックス状に配置された画素が水平方向及び垂直方向に等分割され、これにより撮像面が複数の行及び複数の列の画素で構成された複数の画素ブロック6に分割されて形成され」た構成を備える構成3dは、構成D1、構成D2、構成D3に相当する。 よって、本件特許発明1と甲3発明とは、構成Dを備える点で一致する。 (オ)構成E1について 甲3発明は、構成3eの「センサチップ2に形成されたマイクロバンプ31及びロジックチップ3に形成されたマイクロバンプ32」により、構成3fの画素ブロック6に接続される構成を備えるから、当該構成における「マイクロバンプ31、32」は、構成E2、構成G1の「垂直ブロック相互接続」に相当する。 他方、甲3発明は、画素の列に接続する構成を備えていない。 よって、本件特許発明1と甲3発明とは、「前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み」との構成を備える点で共通する。 しかしながら、前記複数の垂直導電性相互接続について、本件特許発明1は「複数の垂直列相互接続を含み」との構成を備えているのに対し、甲3発明は「複数の垂直列相互接続を含み」との構成を備えていない点で相違する。 (カ)構成E2について 甲3発明は、構成3e?構成3h、構成3kにおいて、ロジックチップ3のパルス生成ブロック43と、センサチップ2の各画素ブロック6に属するリセット制御回路52びアナログディジタル変換回路55とがマイクロバンプ31、32によって結合されているから、本件特許発明1の構成E2と甲3発明とは、「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における構成要素を、前記第二表面を通って前記制御回路へと結合し」との構成を備えている点で共通する。 しかしながら、前記複数の垂直ブロック相互接続の各々により結合される前記複数のピクセルブロックの各々における構成要素が、本件特許発明1は「複数のイメージセンサピクセル」であるのに対し、甲3発明は「リセット制御回路52及びアナログディジタル変換回路55」(構成3gの「画素の周辺回路」)である点で相違する。 (キ)構成Fについて 上記(ウ)のとおり、構成3eの「パルス生成ブロック43」が構成Cの「制御回路」に相当するが、当該「パルス生成ブロック43」は、構成Fの「アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路」とは異なるものである。 よって、本件特許発明1は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fを備えるのに対し、甲3発明は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fを備えていない点で相違する。 (ク)構成G1について 構成G1は、構成E2の「制御回路」を「アナログデジタル変換回路」に特定したものと認められる。 してみると、上記(キ)のとおり、構成Cの「制御回路」に相当する構成3eの「パルス生成ブロック」は、構成G1の「アナログデジタル変換回路」とは一致しないから、本件特許発明1は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えるのに対し、甲3発明は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えていない点で相違する。 (ケ)構成G2について 上記(オ)のとおり、甲3発明は、画素の列に接続する構成を備えていない。 よって、本件特許発明1は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成G2を備えるのに対し、甲3発明は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成G2を備えていない点で相違する。 (コ)構成Hについて 構成3aの「撮像装置に適用される集積回路」は、構成3bのセンサチップとロジックチップとの積層体をパッケージングして形成される構成を備えるから、構成Hの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明1と甲3発明とは、構成Hを備える点で一致する。 (2)一致点、相違点 以上のことから、本件特許発明1と甲3発明との一致点及び相違点は、次のとおりである。 〔一致点〕 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 (C’)前記第二表面を通って伸長する複数の垂直導電性相互接続によって、構成要素ヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 (E)(E1’)前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、(E2’)前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記構成要素を、前記第二表面を通って前記制御回路へと結合している、 ことを特徴とする、 (H)スタックトチップイメージセンサ。 〔相違点1〕 複数の垂直導電性相互接続によって制御回路に結合された構成要素が、本願特許発明は「イメージセンサピクセルのアレイ」であるのに対し、甲3発明は「リセット制御回路52及びアナログディジタル変換回路55」(構成3gの「画素の周辺回路」)である点。 また、前記複数の垂直ブロック相互接続の各々により結合される前記複数のピクセルブロックの各々における構成要素が、本件特許発明1は「複数のイメージセンサピクセル」であるのに対し、甲3発明は「リセット制御回路52及びアナログディジタル変換回路55」(構成3gの「画素の周辺回路」)である点。 〔相違点2〕 複数の垂直導電性相互接続について、本件特許発明1は「複数の垂直列相互接続を含み」との構成を備えているのに対し、甲3発明は「複数の垂直列相互接続を含み」との構成を備えていない点。 また、本件特許発明1は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成G2を備えるのに対し、甲3発明は、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」との構成G2を備えていない点。 〔相違点3〕 本件特許発明1は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fを備えるのに対し、甲3発明は、「前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fを備えていない点。 〔相違点4〕 本件特許発明1は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えるのに対し、甲3発明は、「前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えていない点。 (3)当審の判断 (3-1)進歩性について 上記相違点のうち、まず相違点1について検討する。 「複数の垂直ブロック相互接続」について、本件特許発明1の構成E2及びG1は、半導体基板における「複数のピクセルブロックの各々における前記複数のイメージセンサピクセル」と「アナログデジタル変換回路」とを結合するものであるのに対し、甲3発明の構成3e、構成3f、構成3h及び構成3kは、「マイクロバンプ31、32」がセンサチップ2の各画素ブロック6におけるリセット制御回路52及びアナログディジタル変換回路55と、ロジックチップ3におけるパルス生成ブロック43とを結合するものである。また、甲3発明の構成3g、構成3i、構成3j及び構成3kにおいて、各画素ブロック6における各画素19A、19Bとアナログディジタル変換回路55との間には、各画素19A、19Bから信号線に出力される撮像結果を時分割多重化して出力する「水平駆動制御回路53」及び水平駆動制御回路53から出力される撮像結果を増幅して出力する「増幅回路54」が存在する。 イメージセンサの構成要素を分割して上下各基板に配置する際に、当該構成要素を分割する境界を、イメージセンサの機能を損なわない範囲で任意の位置が考慮されうることは、境界位置が相違する甲1発明及び甲2発明や、甲第7号証の段落0060の記載からして周知技術と認められるから、甲3発明のイメージセンサの構成要素の分割位置を各画素ブロック6における各画素19A、19Bとアナログディジタル変換回路55との間に変更すること自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲3発明は、各画素ブロック6における各画素19A、19Bとアナログディジタル変換回路55との間に、各画素19A、19Bから信号線に出力される撮像結果を時分割多重化して出力する「水平駆動制御回路53」を備えており、当該回路は甲3発明において画素信号を出力するのに不可欠の構成と認められるから、甲3発明において、各画素ブロック6における各画素19A、19Bとアナログディジタル変換回路55とを各チップに分割配置してマイクロバンプ31、32で結合することは、甲第1号証、甲第2号証、甲第4号証?甲第12号証の記載を考慮したとしても、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明1は、当業者であっても、甲第3号証に記載された発明及び甲第1号証、甲第2号証、甲第4号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.3.2 本件特許発明2?本件特許発明8について 本件特許発明2?本件特許発明8は、本件特許発明1を引用するものであって、本件特許発明1からさらに限定を加えるものであるから、本件特許発明2?本件特許発明8は、本件特許発明1と同じ理由により、当業者であっても、甲第3号証に記載された発明及び甲第1号証、甲第2号証、甲第4号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.4 甲第4号証を主引用例とした場合の進歩性について 7.4.1 本件特許発明1について (1)対比 本件特許発明1の構成A?構成Hを甲4発明の構成4a?構成4dと対比する。 (ア)構成Aについて 構成4aの「センサ基板202(第1半導体基板)」は、構成Aの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明1と甲4発明とは、構成Aを備える点で一致する。 (イ)構成Bについて 構成4aの「センサ基板202」は、背面側から入射する光がフォトダイオードPDに入射されるから、当該「センサ基板202の背面」は、構成Bの「第一表面」に相当する。そして、構成4bの「画素がマトリクス状に配置され」たものは、構成Bの「前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明1と甲4発明とは、構成Bを備える点で一致する。 (ウ)構成Cについて 構成4aの「センサ基板202の主面」及び「マイクロバンプ」は、構成Cの「第二表面」及び「垂直導電性相互接続」に相当する。そして、構成4dのマイクロバンプによって画素と接続された「垂直走査回路VSCAN」、「水平読み出し回路HREAD」及び「電源Vdd」は、構成Cの「前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 よって、本件特許発明1と甲4発明とは、構成Cを備える点で一致する。 (エ)構成Fについて 構成4dの「電源Vdd」は、構成Fの「ピクセル電力供給端子」に相当する。他方、甲4発明は、構成Fの「アナログデジタル変換回路」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」に相当する構成を備えていない。 よって、本件特許発明1と甲4発明とは、「前記制御回路は、ピクセル電力供給端子を備え」ている点で共通する。 しかしながら、当該制御回路について、本件特許発明1は「アナログデジタル変換回路」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」を備えているのに対し、甲4発明は「アナログデジタル変換回路」及び「前記ピクセル電力供給端子に結合された複数のスイッチ回路」を備えていない点で相違する。 (オ)構成Dについて 甲4発明の画素は、複数のブロックからなる構成を備えていないから、構成Dの「複数のピクセルブロック」及び複数のピクセルブロックの各々を構成する「複数のイメージセンサピクセル」に相当する構成を備えていない。 よって、本件特許発明1と甲4発明とは、本件特許発明1は「(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Dを備えるのに対し、甲4発明は「(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Dを備えていない点で相違する。 (カ)構成E2、G1について 上記(オ)のとおり、甲4発明の画素は、構成Dの「複数のピクセルブロック」及び複数のピクセルブロックの各々を構成する「複数のイメージセンサピクセル」に相当する構成を備えていないから、構成E2及び構成G1の「垂直ブロック相互接続」に相当する構成も備えていない。 よって、本件特許発明1と甲4発明とは、本件特許発明1は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えるのに対し、甲4発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えていない点で相違する。 (キ)構成E1について 構成4dの、列毎の画素に接続されたマイクロバンプMB12等は、構成E1の「垂直列相互接続」に相当する。他方、上記(カ)のとおり、甲4発明は「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明1と甲4発明とは、「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み」との構成を備える点で共通する。 しかしながら、当該垂直導電性相互接続について、本件特許発明1は「垂直ブロック相互接続」を備えているのに対し、甲4発明は「垂直ブロック相互接続」を備えていない点で相違する。 (ク)構成G2について 構成4dの、列毎の画素に接続されたマイクロバンプMB12等は、周辺回路基板における水平読み出し回路HREADに接続されており、「ピクセル電力供給端子に結合された複数のスイッチ回路」には接続されていない。 よって、本件特許発明1と甲4発明とは、「前記複数の垂直列相互接続の各々は、構成要素の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している」点で共通する。 しかしながら、前記垂直列相互接続に結合された構成要素が、本件特許発明1は「ピクセル電力供給端子に結合された複数のスイッチ回路」であるのに対し、甲4発明は「水平読み出し回路HREAD」である点で相違する。 (ケ)構成Hについて 構成4aの「固体撮像素子201」は、センサ基板202の主面と周辺回路基板203の主面同士が対向するようにマイクロバンプで接続した構成を備えるから、構成Hの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明1と甲4発明とは、構成Hを備える点で一致する。 (2)一致点、相違点 以上のことから、本件特許発明1と甲4発明との一致点及び相違点は、次のとおりである。 〔一致点〕 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (E’)(E1’)前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、 (F’)前記制御回路は、ピクセル電力供給端子を備え、 (G’)(G2’)前記複数の垂直列相互接続の各々は、構成要素の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、 (H)スタックトチップイメージセンサ。 〔相違点1〕 本件特許発明1は「(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Dを備えるのに対し、甲4発明は「(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み」との構成Dを備えていない点。 〔相違点2〕 垂直導電性相互接続について、本件特許発明1は「垂直ブロック相互接続」を備えているのに対し、甲4発明は「垂直ブロック相互接続」を備えていない点。 また、本件特許発明1は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えるのに対し、甲4発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され」との構成G1を備えていない点。 〔相違点3〕 垂直列相互接続に結合された構成要素が、本件特許発明1は「ピクセル電力供給端子に結合された複数のスイッチ回路」であるのに対し、甲4発明は「水平読み出し回路HREAD」である点。 (3)当審の判断 (3-1)進歩性について 上記相違点のうち、まず相違点2について検討する。 固体撮像素子において、マトリクス状に配置された複数の画素を複数行及び複数列のブロックに分割して動作させることは、甲1発明及び甲3発明のように周知技術(以下、「周知技術1」という。)であるから、甲4発明におけるマトリクス状に配置された複数の画素を複数行及び複数列のブロックに分割して動作させること自体は、当業者が容易に着想しうるものといえる。また、固体撮像素子において、各画素から出力される信号に対してアナログデジタル変換回路によるアナログデジタル変換を行うことも周知技術(以下、「周知技術2」という。)と認められ、甲4発明における各画素から出力される信号に対してアナログデジタル変換回路によるアナログデジタル変換を行うこと自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲4発明は、各画素とアナログデジタル変換回路との接続関係が特定されておらず、かつ、各画素から出力される信号は列毎に読み出される構成であるから、甲4発明に上記周知技術1を適用することにより、マトリクス状に配置された複数の画素を複数行及び複数列のブロックに分割した構成を採用した場合に、周知技術2を考慮して画素とアナログデジタル変換回路とを結合することを着想し得たとしても、各ブロックの複数行及び複数列の画素とアナログデジタル変換回路とを結合する構成とする動機は存在しない。また、甲第1号証?甲第3号証、甲第5号証?甲第12号証には、前記動機について記載も示唆もされていない。 よって、相違点2に係る構成E2及び構成G1は、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明1は、当業者であっても、甲第4号証に記載された発明、甲第1号証?甲第3号証、甲第5号証?甲第12号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 7.4.2 本件特許発明2?本件特許発明8について 本件特許発明2?本件特許発明8は、本件特許発明1を引用するものであって、本件特許発明1からさらに限定を加えるものであるから、本件特許発明2?本件特許発明8は、本件特許発明1と同じ理由により、当業者であっても、甲第4号証に記載された発明、甲第1号証?甲第3号証、甲第5号証?甲第12号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 7.4.3 本件特許発明14について 本件特許発明14は、本件特許発明1と甲4発明との相違点2に係る構成E1及びE2を備えるとともに、同じく前記相違点2に係る構成G1よりも限定された構成である構成G1aを備えるから、本件特許発明1と同様に、甲4発明との間に、少なくとも、上記7.4.1(2)の相違点2が存在する。 そして、上記7.4.1(3)(3-1)のとおり、 本件特許発明1は、当業者であっても、甲第4号証に記載された発明、甲第2号証?甲第12号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえないから、本件特許発明14も、本件特許発明1と同じ理由により、当業者であっても、甲第4号証に記載された発明、甲第1号証?甲第3号証、甲第5号証?甲第12号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 7.4.4 本件特許発明15?本件特許発明17、本件特許発明19について 本件特許発明15?本件特許発明17、本件特許発明19は、本件特許発明14を引用するものであって、本件特許発明14からさらに限定を加えるものであるから、本件特許発明15?本件特許発明17、本件特許発明19は、本件特許発明14と同じ理由により、当業者であっても、甲第4号証に記載された発明、甲第1号証?甲第3号証、甲第5号証?甲第12号証に記載された技術及び周知技術に基づいて容易に発明をすることができたものとはいえない。 7.5 甲第7号証を主引用例とした場合の新規性、進歩性について 7.5.1 本件特許発明14について (1)対比 本件特許発明14の構成A?構成Jを甲7発明の構成7a?構成7iと対比する。 (ア)構成Aについて 構成7gの「第1の半導体層」は、構成Aの「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明14と甲7発明とは、構成Aを備える点で一致する。 (イ)構成Bについて 構成7gの「第1の半導体層」は、画素アレイ部を備え、構成7iの「受光部に対して、配線層とは反対の面から光を照射する構造」を備えているから、前記「配線層とは反対の面」は、構成Bの「第一表面」に相当し、前記「画素アレイ部」は、構成Bの「前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明14と甲7発明とは、構成Bを備える点で一致する。 (ウ)構成Cについて 構成7gの「貫通VIAやバンプ」、及び、構成7iの第1の半導体層における「配線層」側の面は、構成Cの「垂直導電性相互接続」及び「第二表面」に相当する。そして、構成7gの貫通VIAやバンプにより各画素列の垂直信号線vslと接続された第2の半導体層における「マルチプレクサ回路130C」は、構成Cの「前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 よって、本件特許発明14と甲7発明とは、構成Cを備える点で一致する。 (エ)構成Dについて 構成7gの「2次元配列の画素単位」は、構成D3の「各々は複数のピクセル列および複数のピクセル行を含み」との構成を備えた構成D2の「ピクセルブロック」に相当する。また、前記2次元配列の画素単位を構成する複数の画素は、構成Dの「複数のイメージセンサピクセル」に相当する。 よって、本件特許発明14と甲7発明とは、構成Dを備える点で一致する。 (オ)構成G2aについて 構成7gの「貫通VIAやバンプ」は、2次元配列の画素単位毎に、各画素列の垂直信号線vslと接続されるものであるから、構成G2aの、各々が前記ピクセル列の各々と結合される「複数の垂直列相互接続」に相当する。 よって、本件特許発明14と甲7発明とは、構成G2aを備える点で一致する。 (カ)構成E2、構成G1aについて 甲7発明は、2次元配列の画素単位を構成する各画素に接続される「貫通VIAやバンプ」を備えていないから、構成E2の「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明14と甲7発明とは、本件特許発明14は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えるのに対し、甲7発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えていない点で相違する。 (キ)構成E1について 上記(オ)及び(カ)のとおり、甲7発明は、「複数の垂直列相互接続」に相当する構成を備え、「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明14と甲7発明とは、「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み」との構成を備える点で共通する。 しかしながら、当該垂直導電性相互接続について、本件特許発明14は「垂直ブロック相互接続」を備えているのに対し、甲7発明は「垂直ブロック相互接続」を備えていない点で相違する。 (ク)構成G2bについて 構成7gの「貫通VIAやバンプ」は、マルチプレクサ回路130Cに接続され、当該マルチプレクサ回路130Cは、構成7fのスイッチを備えているが、構成7fのスイッチはAD変換回路に接続されるものである。 よって、本件特許発明14と甲7発明とは、「前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して構成要素に接続され」との構成を備える点で共通する。 しかしながら、前記複数のスイッチ回路の各々を通して接続される構成要素が、本件特許発明14は「ピクセル電力供給端子」であるのに対し、甲7発明は「AD変換回路」である点で相違する。 (ケ)構成Fa、構成Fbについて 上記(ウ)のとおり、甲7発明において構成Cの「制御回路」に相当するものは「マルチプレクサ回路130C」である。そして、上記(ク)のとおり、マルチプレクサ回路130Cは、AD変換回路に接続されるスイッチであって、構成Fa及び構成Fbの「ピクセル電力供給端子」、「前記ピクセル電力供給端子に結合された複数のスイッチ回路」及び「複数のアナログデジタル変換回路」に一致するものはない。 よって、本件特許発明14と甲7発明とは、本件特許発明14は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えるのに対し、甲7発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えていない点で相違する。 (コ)構成I、構成Jについて 構成7eの各行の画素に接続された「水平画素駆動線k0?k3」は、第1の半導体層において行走査回路120Cに接続されており、貫通VIAやバンプにより第2の半導体層と接続される構成を備えていないから、甲7発明は、「垂直内部行相互接続」に相当する構成を備えていない。 よって、本件特許発明14と甲7発明とは、本件特許発明14は「(I1)前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、(I2)前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、(I3)前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成I及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Jを備えるのに対し、甲7発明は「(I1)前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、(I2)前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、(I3)前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成I及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Jを備えていない点で相違する。 (サ)構成Hについて 構成7aの「CMOSイメージセンサンサ100C」は、構成7gの積層構造(3次元構造)を備えるから、構成Hの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明14と甲7発明とは、構成Hを備える点で一致する。 (2)一致点、相違点 以上のことから、本件特許発明14と甲7発明との一致点及び相違点は、次のとおりである。 〔一致点〕 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 (E)(E1’)前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、(G2a)前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 (G2b’)前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して構成要素に接続される (H)スタックトチップイメージセンサ。 〔相違点1〕 垂直導電性相互接続について、本件特許発明14は「垂直ブロック相互接続」を備えているのに対し、甲7発明は「垂直ブロック相互接続」を備えていない点。 また、本件特許発明14は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えるのに対し、甲7発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えていない点。 〔相違点2〕 前記複数のスイッチ回路の各々を通して接続される構成要素が、本件特許発明14は「ピクセル電力供給端子」であるのに対し、甲7発明は「AD変換回路」である点。 〔相違点3〕 本件特許発明14は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えるのに対し、甲7発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えていない点。 〔相違点4〕 本件特許発明14は「(I1)前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、(I2)前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、(I3)前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成I及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Jを備えるのに対し、甲7発明は「(I1)前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、(I2)前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、(I3)前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し」との構成I及び「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」との構成Jを備えていない点。 (3)当審の判断 (3-1)新規性について 上記(2)のとおり本件特許発明14と甲7発明とは実質的な相違点を有するから、本件特許発明14は、甲第7号証に記載された発明であるとはいえない。 (3-2)進歩性について 上記相違点のうち、まず相違点2について検討する。 第1に、甲7発明の、マルチプレクサ回路130Cを通してAD変換回路140Cに接続される「貫通VIAやバンプ」の接続関係を変更することについて検討する。 本件特許発明14の「垂直列相互接続」に相当する甲7発明の「貫通VIAやバンプ」は、マルチプレクサ回路130Cを通してAD変換回路140Cに接続されるものであるところ、当該接続関係にある「貫通VIAやバンプ」を前記AD変換回路とは機能が全く異なる「ピクセル電力供給端子」に複数のスイッチ回路を通して接続することは、甲第1号証?甲第6号証、甲第8号証?甲第12号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 第2に、本件特許発明14の「垂直列相互接続」に相当する接続を新たに設けることについて検討する。 甲4発明の構成4dには、「センサ基板202における全ての画素の増幅トランジスタQAがマイクロバンプMB4を介して周辺回路基板203における電源Vddに接続される」との構成が備わっており、かつ、画素に対して電力を供給するための電源が備わっていることは当業者に明らかな事項であるから、甲7発明の画素に電力を供給するための電源に係る構成として、上記甲4発明の構成を採用すること自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲7発明は、画素に供給する電力を画素列毎に区別することや切り替えることについて何ら特定されていないから、甲7発明に甲4発明の構成を適用して、電源と画素とを接続する「貫通VIAやバンプ」を新たに設けた際に、本件特許発明14の「垂直列相互接続」が備える、各々が複数の垂直列相互接続と結合される構成やスイッチ回路を通して接続される構成は、甲第1号証?甲第3号証、甲第5号証、甲第6号証、甲第8号証?甲第12号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明14は、当業者であっても、甲第7号証に記載された発明及び甲第1号証?甲第6号証、甲第8号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.5.2 本件特許発明15、本件特許発明16、本件特許発明19について 本件特許発明15、本件特許発明16、本件特許発明19は、本件特許発明14を引用するものであって、本件特許発明14からさらに限定を加えるものであるから、本件特許発明15、本件特許発明16、本件特許発明19は、本件特許発明14と同じ理由により、甲第7号証に記載された発明であるとはいえないものであり、また、当業者であっても、甲第7号証に記載された発明及び甲第1号証?甲第6号証、甲第8号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.6 甲第8号証を主引用例とした場合の進歩性について 7.6.1 本件特許発明14について (1)対比 本件特許発明14の構成A?構成Jを甲8発明の構成8a?構成8gと対比する。 (ア)構成Aについて 構成8dの「第1のチップ42」は半導体基板を含んで構成されるから、「互いに反対側の第一表面および第二表面を有する半導体基板」に相当する。 よって、本件特許発明14と甲8発明とは、構成Aを備える点で一致する。 (イ)構成Bについて 構成8aの「第1のチップ42」における「光入射側」の表面は、構成Bの「第一表面」に相当する。そして前記「第1のチップ42」は、構成8aの「複数の画素4が形成され」、構成8bの「2次元アレイ状に規則的に複数配列された画素4により画素部5が構成され」ているから、当該「画素部5」は、構成Bの「前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイ」に相当する。 よって、本件特許発明14と甲8発明とは、構成Bを備える点で一致する。 (ウ)構成Cについて 構成8aの「第1のチップ42」における「反光入射側」の表面は構成Cの「第二表面」に相当する。そして、構成8e?構成8gの「第2のチップ43」における「画素駆動回路11」及び「カラム信号処理回路6」は、「第1のチップ42」における「画素4」に接続されているから、当該接続手段は、「前記第二表面を通って伸びる複数の垂直導電性相互接続」に相当し、「画素駆動回路40」及び「カラム信号処理回路6」は、「前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路」に相当する。 よって、本件特許発明14と甲8発明とは、構成Cを備える点で一致する。 (エ)構成Dについて 構成8bの、2次元アレイ状に規則的に複数配列された画素4により構成された画素部5は、構成8fにおいて各画素駆動回路40が複数列分の画素4に接続され、構成8c及び構成8gおいて画素から出力される信号を信号処理するカラム信号処理回路6が垂直信号線13を介して各列の画素4に接続されるから、当該一連の単位である前記複数列及び全行で構成される画素は、構成Dの「複数のピクセル列および複数のピクセル行を含」む「複数のピクセルブロックの各々を構成」する「複数のイメージセンサピクセル」に相当する。 よって、本件特許発明1と甲8発明とは、構成Dを備える点で一致する。 (オ)構成G2aについて 構成8gの、「第1のチップ42における各列の画素4に接続された垂直信号線13」と「第2のチップ43に形成されたカラム信号処理回路6」との間を電気的に接続する手段は、構成G2aの各々がピクセル列の各々に結合された「複数の垂直列相互接続」に相当する。 よって、本件特許発明1と甲8発明とは、構成G2aを備える点で一致する。 (カ)構成E2、構成G1aについて 甲8発明は、上記(エ)におけるピクセルブロックに対応する「複数列及び全行で構成される画素4」に対して第2のチップ43から接続される手段を備えていないから、構成E2の「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明14と甲8発明とは、本件特許発明14は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えるのに対し、甲8発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えていない点で相違する。 (キ)構成E1について 上記(オ)及び(カ)のとおり、甲8発明は、「複数の垂直列相互接続」に相当する構成を備え、「垂直ブロック相互接続」に相当する構成を備えていない。 よって、本件特許発明14と甲8発明とは、「前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み」との構成を備える点で共通する。 しかしながら、当該垂直導電性相互接続について、本件特許発明14は「垂直ブロック相互接続」を備えているのに対し、甲8発明は「垂直ブロック相互接続」を備えていない点で相違する。 (ク)構成G2bについて 構成8gの「電気的に接続する手段」は、カラム信号処理回路6に接続されており、本件特許発明14と甲8発明とは、「前記複数の垂直列相互接続の各々は、構成要素に接続され」との構成を備える点で共通する。 しかしながら、前記複数の垂直列相互接続の各々が接続される構成要素が、本件特許発明14は「複数のスイッチ回路の各々を通し」た「ピクセル電力供給端子」であるのに対し、甲8発明は「カラム信号処理回路6」である点で相違する。 (ケ)構成Fa、構成Fbについて 上記(ウ)のとおり、甲8発明において構成Cの「制御回路」に相当するものは「画素駆動回路40」及び「カラム信号処理回路6」であって、構成Fa及び構成Fbの「ピクセル電力供給端子」、「前記ピクセル電力供給端子に結合された複数のスイッチ回路」及び「複数のアナログデジタル変換回路」は含まれていない。 よって、本件特許発明14と甲8発明とは、本件特許発明14は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えるのに対し、甲8発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えていない点で相違する。 (コ)構成I1?構成I3について 甲8発明は、上記(エ)におけるピクセルブロックに対応する「複数列及び全行で構成される画素4」において、構成8fの、前記複数列分の画素4に、前記第2のチップ42における1つの画素駆動回路40が接続部12によって接続される構成を有するから、前記「接続部12」は、各々が「関連付けられたピクセルブロック」における「前記ピクセル行の各々に結合され」る「複数の垂直内部行相互接続」に相当する。 よって、本件特許発明14と甲8発明とは、構成I1及び構成I3を備える点で一致する。 また、本件特許発明14と甲8発明とは、「前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロック」における「前記ピクセル行の各々に結合され」との構成を備える点で共通する。 しかしながら、前記関連付けられたピクセルブロックにおける前記ピクセル行の各々に結合される構成が、本件特許発明1は、関連付けられたピクセルブロックの端部に沿ってなされるものであるのに対し、甲8発明は、結合される構成が特定されていない点で相違する。 (サ)構成Jについて 構成8fの「選択パルスφSEL」は、構成Jの「行選択信号」に相当する。そして、画素回路において、選択トランジスタが画素信号を出力するものであることは、当業者に明らかな事項であるから、構成8fの、画素駆動回路から複数列分の各画素の選択トランジスタのゲート電極に選択パルスを供給することは、「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、」「当該ピクセル行の各ピクセルから信号が読み出される」ことに相当するといえる。 他方、構成8c、構成8gにおいて、画素から出力される信号は、画素の列毎にカラム信号処理回路に接続されている。当該接続の手段が「垂直列相互接続」に相当することは、上記(オ)のとおりである。 よって、本件特許発明1と甲8発明とは、「行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直導電性相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される」ものである点で共通する。 しかしながら、ピクセル行の各ピクセルから信号が読み出される垂直導電性相互接続が、本件特許発明は「垂直ブロック相互接続」であるのに対し、甲8発明は「垂直列相互接続」に相当する接続である点で相違する。 (シ)構成Hについて 構成8aの「固体撮像装置1」は、第1のチップ42と、第1のチップ42の下層に積層された第2のチップ43とを有して構成されるから、構成Hの「スタックトチップイメージセンサ」に相当する。 よって、本件特許発明1と甲8発明とは、構成Hを備える点で一致する。 (2)一致点、相違点 以上のことから、本件特許発明14と甲8発明との一致点及び相違点は、次のとおりである。 〔一致点〕 (A)互いに反対側の第一表面および第二表面を有する半導体基板と、 (B)前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 (C)前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイヘと結合された制御回路と、 を含み、 (D)(D1)前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、(D2)かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、(D3)前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 (E)(E1’)前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、(G2a)前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 (G2b)前記複数の垂直列相互接続の各々は、構成要素に接続され、 (I)(I1)前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、(I2’)前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックにおける前記ピクセル行の各々に結合され、(I3)前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 (J’)行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直導電性相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とする (H)スタックトチップイメージセンサ。 〔相違点1〕 垂直導電性相互接続について、本件特許発明14は「垂直ブロック相互接続」を備えているのに対し、甲8発明は「垂直ブロック相互接続」を備えていない点。 また、本件特許発明14は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えるのに対し、甲8発明は「前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し」との構成E2及び「前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され」との構成G1aを備えていない点。 〔相違点2〕 前記複数の垂直列相互接続の各々が接続される構成要素が、本件特許発明14は「複数のスイッチ回路の各々を通し」た「ピクセル電力供給端子」であるのに対し、甲8発明は「カラム信号処理回路6」である点。 〔相違点3〕 本件特許発明14は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えるのに対し、甲8発明は「前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え」との構成Fa及び「前記制御回路は、複数のアナログデジタル変換回路を有し」との構成Fbを備えていない点。 〔相違点4〕 関連付けられたピクセルブロックにおける前記ピクセル行の各々に結合される構成が、本件特許発明14は、関連付けられたピクセルブロックの端部に沿ってなされるものであるのに対し、甲8発明は、結合される構成が特定されていない点。 〔相違点5〕 ピクセル行の各ピクセルから信号が読み出される垂直導電性相互接続が、本件特許発明は「垂直ブロック相互接続」であるのに対し、甲8発明は「垂直列相互接続」に相当する接続である点。 (3)当審の判断 (3-1)進歩性について 上記相違点のうち、まず相違点2について検討する。 第1に、構成8gのカラム信号処理回路6に接続される「電気的に接続する手段」の接続関係を変更することについて検討する。 本件特許発明14の「垂直列相互接続」に相当する甲8発明の「電気的に接続する手段」は、「各列の画素4に接続された垂直信号線13」と「画素4から出力される信号を画素列毎にノイズ除去や信号増幅等の信号処理を行うカラム信号処理回路6」に接続されるものであるところ、当該接続関係にある「電気的に接続する手段」を前記ノイズ除去や信号増幅等の信号処理とは機能が全く異なる「ピクセル電力供給端子」に複数のスイッチ回路を通して接続することは、甲第1号証?甲第7号証、甲第9号証?甲第12号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 第2に、本件特許発明14の「垂直列相互接続」に相当する接続を新たに設けることについて検討する。 甲4発明の構成4dには、「センサ基板202における全ての画素の増幅トランジスタQAがマイクロバンプMB4を介して周辺回路基板203における電源Vddに接続される」との構成が備わっており、かつ、画素に対して電力を供給するための電源が備わっていることは当業者に明らかな事項であるから、甲8発明の画素に電力を供給するための電源に係る構成として、上記甲4発明の構成を採用すること自体は、当業者が容易に着想しうるものといえる。 しかしながら、甲8発明は、画素に供給する電力を画素列毎に区別することや切り替えることについて何ら特定されていないから、甲8発明に甲4発明の構成の構成を適用して、電源と画素4とを接続する「電気的に接続する手段」を新たに設けた際に、本件特許発明14の「垂直列相互接続」が備える、各々が複数の垂直列相互接続と結合される構成やスイッチ回路を通して接続される構成は、甲第1号証?甲第3号証、甲第5号証?甲第7号証、甲第9号証?甲第12号証の記載を考慮しても、当業者が容易に想到しうるものとはいえない。 よって、他の相違点について判断するまでもなく、本件特許発明14は、当業者であっても、甲第8号証に記載された発明及び甲第1号証?甲第7号証、甲第9号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.6.2 本件特許発明15?本件特許発明17、本件特許発明19について 本件特許発明15?本件特許発明17、本件特許発明19は、本件特許発明14を引用するものであって、本件特許発明14からさらに限定を加えるものであるから、本件特許発明15?本件特許発明17、本件特許発明19は、本件特許発明14と同じ理由により、当業者であっても、甲第8号証に記載された発明及び甲第1号証?甲第7号証、甲第9号証?甲第12号証に記載された技術に基づいて容易に発明をすることができたものとはいえない。 7.7 まとめ 以上のとおり、本件特許発明1?本件特許発明8、本件特許発明14?本件特許発明17、本件特許発明19は、甲第1号証、甲第2号証、甲第7号証に記載された発明であるとはいえず、また、当業者であっても、甲第1号証?甲第12号証に記載された発明及び技術並びに周知技術に基づいて容易に発明をすることができたものとはいえない。 第4 むすび 以上のとおりであるから、平成31年3月22日付けで特許権者に通知した取消理由(決定の予告)に記載した取消理由及び特許異議申立書に記載された特許異議申立理由によっては、本件訂正請求により訂正された訂正後の請求項1?8、14?17、19に係る特許を取り消すことはできない。 また、他に本件訂正請求により訂正された訂正後の請求項1?8、14?17、19に係る特許を取り消すべき理由を発見しない。 請求項9?13、18に係る発明は、上記のとおり、訂正により削除された。これにより、請求項9?13、18に係る特許異議の申立ては、申立ての対象が存在しないものとなったため、特許法第120条の8第1項で準用する同法第135条の規定により却下する。 よって、結論のとおり決定する。 |
発明の名称 |
(57)【特許請求の範囲】 【請求項1】 互いに反対側の第一表面および第二表面を有する半導体基板と、 前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板におけるイメージセンサピクセルのアレイと、 前記第二表面を通って伸長する複数の垂直導電性相互接続によって、前記イメージセンサピクセルのアレイへと結合された制御回路と、 を含み、 前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 前記制御回路は、アナログデジタル変換回路、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 前記複数の垂直ブロック相互接続の各々は、前記アナログデジタル変換回路に結合され、前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々と前記イメージセンサピクセルのアレイにおける前記ピクセル列の各々とを結合している、 ことを特徴とする、スタックトチップイメージセンサ。 【請求項2】 前記複数のピクセルブロックは、第一のピクセルブロックと、前記第一のピクセルブロックとは異なる第二のピクセルブロックとを含み、前記複数の垂直ブロック相互接続のうちの第一の垂直ブロック相互接続は、前記第一のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合し、前記複数の垂直ブロック相互接続のうち前記第一の垂直ブロック相互接続とは異なる第二の垂直ブロック相互接続は、前記第二のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合している、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項3】 前記複数のピクセルブロックの各ピクセルブロックは、与えられた数のイメージセンサピクセルを含む、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項4】 前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる前記複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項5】 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成される、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項6】 前記制御回路は、前記イメージセンサピクセルのアレイ内の前記イメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の前記複数のイメージセンサピクセルからイメージデータを読み出すように構成されている、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項7】 前記複数のイメージセンサピクセルの各々は、前記複数の垂直列相互接続のうちの選択された一つに結合された第一端子を有するソースフォロワトランジスタを含む、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項8】 前記制御回路は、半導体集積回路ダイにおける接地平面と、前記半導体集積回路ダイにおける追加的な接地表面とを含む、ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 【請求項9】(削除) 【請求項10】(削除) 【請求項11】(削除) 【請求項12】(削除) 【請求項13】(削除) 【請求項14】 互いに反対側の第一表面および第二表面を有する半導体基板と、 前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板におけるイメージセンサピクセルのアレイと、 前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記イメージセンサピクセルのアレイへと結合された制御回路と、 を含み、 前記イメージセンサピクセルのアレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、かつ前記複数のイメージセンサピクセルによって複数のピクセルブロックの各々を構成し、前記複数のピクセルブロックの各々は複数のピクセル列および複数のピクセル行を含み、 前記複数の垂直導電性相互接続は複数の垂直列相互接続および複数の垂直ブロック相互接続を含み、前記ピクセル列の各々は、前記複数の垂直列相互接続の各々へと結合され、 前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子に結合された複数のスイッチ回路を備え、 前記複数の垂直列相互接続の各々は、前記複数のスイッチ回路の各々を通して前記ピクセル電力供給端子に接続され、 前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における前記複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、 前記制御回路は、複数のアナログデジタル変換回路を有し、前記複数の垂直ブロック相互接続の各々は、前記複数のアナログデジタル変換回路の各々に結合され、 前記ピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記ピクセル行の各々に結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記関連付けられたピクセルブロックにおける前記ピクセル行の各々を前記制御回路へと結合し、 行選択信号が前記垂直内部行相互接続のうちの一つによっていずれかのピクセル行に提供される間、前記垂直ブロック相互接続を通して当該ピクセル行の各ピクセルから信号が読み出される、ことを特徴とするスタックトチップイメージセンサ。 【請求項15】 前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って前記イメージセンサピクセルのアレイへと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 【請求項16】 前記第二表面を通って伸長する前記複数の垂直導電性相互接続は、前記第二表面から突出する複数のマイクロバンプの二次元アレイを含む、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 【請求項17】 前記制御回路は前記複数の垂直導電性相互接続に結合された行ドライバ回路を含み、前記行ドライバ回路は、前記複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルへと複数のピクセル制御信号を供給するように構成される、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 【請求項18】(削除) 【請求項19】 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成されている、ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 |
訂正の要旨 |
審決(決定)の【理由】欄参照。 |
異議決定日 | 2019-09-30 |
出願番号 | 特願2016-133118(P2016-133118) |
審決分類 |
P
1
651・
121-
YAA
(H04N)
P 1 651・ 536- YAA (H04N) P 1 651・ 113- YAA (H04N) P 1 651・ 537- YAA (H04N) |
最終処分 | 維持 |
前審関与審査官 | 松永 隆志 |
特許庁審判長 |
鳥居 稔 |
特許庁審判官 |
樫本 剛 渡辺 努 |
登録日 | 2017-09-22 |
登録番号 | 特許第6211145号(P6211145) |
権利者 | アプティナ イメージング コーポレイション |
発明の名称 | スタックトチップイメージングシステム |
代理人 | 丸山 温道 |
代理人 | 本城 吉子 |
代理人 | 本城 吉子 |
代理人 | 黒岩 創吾 |
代理人 | 丸山 温道 |
代理人 | 本城 雅則 |
代理人 | 本城 雅則 |
代理人 | 阿部 琢磨 |