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審決分類 |
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F 審判 査定不服 2項進歩性 取り消して特許、登録 G06F |
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管理番号 | 1359317 |
審判番号 | 不服2018-16332 |
総通号数 | 243 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2020-03-27 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2018-12-06 |
確定日 | 2020-02-25 |
事件の表示 | 特願2014- 53387「LSIチップ積層システム」拒絶査定不服審判事件〔平成27年10月 5日出願公開,特開2015-176435,請求項の数(5)〕について,次のとおり審決する。 |
結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
理由 |
第1 手続の経緯 本件審判請求に係る出願(以下,「本願」という。)は,平成26年3月17日の出願であって,平成29年3月16日付けで審査請求がなされ,平成30年4月24日付けで拒絶理由通知(同年5月1日発送)がなされ,同年6月26日付けで意見書が提出されるとともに,同日付けで手続補正がなされたが,同年9月5日付けで拒絶査定(同年9月7日謄本送達)がなされた。 これに対して,「原査定を取り消す,本願の発明は特許すべきものとする、との審決を求める。」ことを請求の趣旨として,平成30年12月6日付けで本件審判請求がなされるとともに,同日付けで手続補正がなされた。 そして,令和元年11月11日付けで当審拒絶理由通知(同年11月12日発送)がなされ,令和2年1月9日付けで意見書が提出されるとともに,同日付けで手続補正がなされたものである。 第2 原査定の概要 原査定(平成30年9月5日付け拒絶査定)の概要は次のとおりである。 本願の請求項1?7に係る発明は,以下の引用文献1?4に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。 引用文献等一覧 1.特開2013-175732号公報 2.特開2011-217169号公報 3.特開2011-113516号公報 4.特開2012-216109号公報 第3 本願発明 ア 本願請求項1?5に係る発明(以下,それぞれ「本願発明1」?「本願発明5」という。)は,令和2年1月9日付けの手続補正で補正された特許請求の範囲の請求項1?5に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。 「画像データに対するプロセスを実行可能な1以上のプロセッサが搭載された複数のプロセッサチップと、 前記プロセッサが入力及び出力する画像データを記憶し、前記プロセッサで実行される各プロセス間の通信用バッファが割り当てられるメモリを含むメモリチップと、 互いに積層された複数の前記プロセッサチップ及び前記メモリチップの間を、通信可能に接続する複数の信号線を含む貫通バスと を含むLSIチップ積層システムであって、 複数の前記プロセッサチップ上の前記プロセッサで実行される各プロセスは、 前記貫通バスを介して、前記メモリチップに記憶された画像データを、論理的に異なる複数の通信チャネルを用いて同時に読み込み、 他のプロセスの状態に直接依存することなくそれぞれ独立かつ並列に画像データに対する演算を処理し、 前記貫通バスは、複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる、 LSIチップ積層システム。」 イ なお,本願発明2?本願発明5は,本願発明1を直接・間接に減縮した発明である。 第4 引用文献に記載されている技術的事項及び引用発明の認定 1 引用文献1について ア 本願の出願日前に頒布(又は電気通信回線を通じて公衆に利用可能となった文献である)され,原審の拒絶の査定の理由である上記平成30年4月24日付けの拒絶理由通知において引用された上記引用文献1には,図面とともに,以下の技術的事項が記載されている。 (当審注:下線は,参考のために当審で付与したものである。) A 「【請求項1】 半導体パッケージ内に複数のLSIを積層した半導体装置であって、 パッケージ基板と、 前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第1LSIと、 前記第1LSIの上方に配置され、複数の第1ビット線及び複数の第1ワード線の交点に設けられた複数の第1メモリセルを具備する第1記憶装置を有する第2LSIと、 前記第2LSIの上方に配置され、前記第1記憶装置の記憶情報を用いて演算処理を行うための第3LSIと、 前記第2LSIを貫通して設けられ、前記第1、第2及び第3LSIを互いに電気的に接続するための第1貫通電極とを有し、 前記パッケージ基板と前記第3LSIを接続するための第1ボンディングワイヤをさらに有し、 前記第1貫通電極を介して、前記第1、第2及び第3LSIに第1電源が供給され、 前記第1ボンディングワイヤを介して、前記第3LSIに前記第1電源とは電圧の異なる第2電源が供給されることを特徴とする半導体装置。」 B 「【0013】 図1には、積層されたLSIの一形態が示される。積層されたLSIの積層断面が図示されている。本形態においては、パッケージ基板PKGBの上層に外部通信LSI(COMLSI)が積層され、その上層にデータの記憶を行うメモリLSI(MEMLSI)が2枚積層され、またその上層に演算器を搭載した演算LSI(LGLSI)が2枚積層される。外部通信LSIは、この積層LSI外のシステム基板上の部品との間で通信周波数1GHzを超える高速な有線通信を行う回路を備え、積層LSI外部との高速通信はこの外部通信LSIを介して行う。外部通信LSIは回路・配線面をパッケージ基板側に向けたフリップ接続をされる。メモリLSIは、DRAMや、SRAM、フラッシュメモリ、磁性体メモリなどが該当する。演算LSIには、CPUなど汎用のプロセッサや、グラフィックス・アクセラレータなどの専用プロセッサや、加算器や乗算器などの演算回路を多数ならべてその間をスイッチ回路で接続した動的再構成可能プロセッサや、FPGAを搭載するLSIが該当する。」 C 「【0028】 このシステムの典型的な動作は、外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み、このデータに対して演算LSIが何らかの演算処理を行う。そして、その結果をメモリLSIに格納し、その結果を外部通信LSIがメモリLSIから外のストレージやネットワークに出力するというものになる。このように、外部演算LSIが受信したデータをメモリLSIに格納し、そのデータを演算LSIが演算する動作、又は演算LSIが演算したデータをメモリLSIに格納し、そのデータを外部通信LSIがパッケージ外部に出力する動作に対して、本実施例の積層LSIは、外部通信LSI、メモリLSIそして演算LSIが順に積層されているため、外部通信LSIと演算LSIがメモリLSI内のメモリを共有でき、さらにデータの送受信の順序に対応して各LSIが配置されているため、外部通信LSIとメモリLSI間、演算LSIとメモリLSI間の通信を効率よく行うことが可能である。」 D 「【0037】 図2は、演算LSIの1実施の形態を示す。PUは演算を行うプロセッシング・ブロックであり、DMAはデータ転送ブロックであり、PERIは割込み制御やクロック制御やタイマなどを含む周辺回路ブロックであり、3DIFAはメモリLSIとの通信するためのシリコン貫通電極信号群であり、3DDRAはLSIが3DIRAを用いて行う通信を制御するための制御ブロックであり、3DIFAと3DDRAとを併せて他のLSIとの入出力ポートを構成する。(以下略)」 イ ここで,上記引用文献1に記載されている事項を検討する。 (ア)上記Aの記載,及び上記Bの「本形態においては、パッケージ基板PKGBの上層に外部通信LSI(COMLSI)が積層され、その上層にデータの記憶を行うメモリLSI(MEMLSI)が2枚積層され、またその上層に演算器を搭載した演算LSI(LGLSI)が2枚積層される」との記載からすると,引用文献1には, “半導体パッケージの外部とデータ通信を行うための通信回路を有する外部通信LSIと, 複数のメモリセルを具備する記憶装置を有する複数のメモリLSIと, 前記記憶装置の記憶情報を用いて演算処理を行うための複数の演算LSIと, 前記メモリLSIを貫通して設けられ,前記外部通信LSI,前記メモリLSI及び前記演算LSIを互いに電気的に接続するための第1貫通電極と を含む,半導体パッケージ内に複数のLSIを積層した半導体装置” が記載されている。 (イ)そして,上記Dの「図2は、演算LSIの1実施の形態を示す」及び「3DIFAはメモリLSIとの通信するためのシリコン貫通電極信号群」との記載からすると,上記(ア)で検討した「第1貫通電極」は,“複数の信号線から構成される”ものであると認められる。 (ウ)上記Cの「このシステムの典型的な動作は、外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み、このデータに対して演算LSIが何らかの演算処理を行う。そして、その結果をメモリLSIに格納し、その結果を外部通信LSIがメモリLSIから外のストレージやネットワークに出力するというものになる」との記載からすると,引用文献1の半導体装置は,“外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSIに読み込み,このデータに対して演算LSIが何らかの演算処理を行い,その結果を前記メモリLSIに格納し,その結果を前記外部通信LSIが前記メモリLSIから外のストレージやネットワークに出力する”ものであると認められる。 ウ 以上,(ア)ないし(ウ)で指摘した事項を踏まえると,引用文献1には,次の発明(以下,「引用発明」という。)が記載されているものと認められる。 半導体パッケージの外部とデータ通信を行うための通信回路を有する外部通信LSIと, 複数のメモリセルを具備する記憶装置を有する複数のメモリLSIと, 前記記憶装置の記憶情報を用いて演算処理を行うための複数の演算LSIと, 前記メモリLSIを貫通して設けられ,前記外部通信LSI,前記メモリLSI及び前記演算LSIを互いに電気的に接続する複数の信号線から構成される第1貫通電極と を含む,半導体パッケージ内に複数のLSIを積層した半導体装置であって, 前記外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層された前記メモリLSIに読み込み,このデータに対して前記演算LSIが何らかの演算処理を行い,その結果を前記メモリLSIに格納し,その結果を前記外部通信LSIが前記メモリLSIから外のストレージやネットワークに出力する ことを特徴とする半導体装置。 2 引用文献2について ア 本願の出願日前に頒布(又は電気通信回線を通じて公衆に利用可能となった文献である)され,原審の拒絶の査定の理由である上記平成30年4月24日付けの拒絶理由通知において引用された上記引用文献2には,図面とともに,以下の技術的事項が記載されている。 (当審注:下線は,参考のために当審で付与したものである。) E 「【発明が解決しようとする課題】 【0009】 本発明は、一つまたは複数のLSIによりノードを形成し、該ノードを高密度貫通ビア(ThroughSilicon Via、TSV)を使用して複数個積層し、該積層ノードを多重バスから成る超並列バスで結合し、各ノードへのパケット転送専用のバスを設けて並列転送を行うバス構成とすることにより、上記従来のパケット交換システムにおける各種バス方式の問題点を解消することのできる、パケット交換システムを提供することを課題とする。」 F 「【0026】 [実施形態2(1対多専用バス)] パケット転送において、ARP(AddressResolution Protocol)のような問い合わせ等のルータ間の情報交換には、全ルータに同じ要求を出すブロードキャスト(放送型)の送信も多く行われ、また、映像や音声などのマルチメディアデータの配信には、あるグループに同じデータを送るマルチキャストも行われる。これらブロードキャスト及びマルチメディアは、従来の固定化された専用バスによる1対1通信方式では全てのノードにデータを転送するフラッディングを行って、多数のバスを占有してしまい、通常のパケット通信に支障を与える恐れがあることから、バスの使用権獲得と転送の面からみて、効率のよい通信の実現が困難であった。」 3 引用文献3について ア 本願の出願日前に頒布(又は電気通信回線を通じて公衆に利用可能となった文献である)され,原審の拒絶の査定の理由である上記平成30年4月24日付けの拒絶理由通知において引用された上記引用文献3には,図面とともに,以下の技術的事項が記載されている。 (当審注:下線は,参考のために当審で付与したものである。) G 「【請求項1】 複数のLSIチップを含むLSIチップ積層システムであって、 チップ間で積層方向に共通する領域を貫通するビアを介したチップ間共通信号によりチップ間で積層方向に接続され、データ信号とアドレス信号およびバス制御信号からなるチップ間共有バスと、 チップ間共有バスを介して送られてくるバス制御信号に基づいて、チップ間共有バスへのチップ平面内バスを介した各チップからのチップ間共有バスの駆動を調停制御するチップ間共有バス制御部と、 チップ間共有バス内のデータ信号とチップ平面内バスのデータ信号との接続を、スイッチ設定信号に従って選択的に設定するバス接続スイッチ部と を備え 複数のチップ間共有バス制御部と、それにより制御されるバス接続スイッチ部により、論理的に複数の通信を同時に行う LSIチップ積層システム。」 4 引用文献4について ア 本願の出願日前に頒布(又は電気通信回線を通じて公衆に利用可能となった文献である)され,原審の拒絶の査定の理由である上記平成30年4月24日付けの拒絶理由通知において引用された上記引用文献4には,図面とともに,以下の技術的事項が記載されている。 (当審注:下線は,参考のために当審で付与したものである。) H 【0022】 <2.第1の実施の形態> [2-1.第1の実施の形態の構成] 図2は、本技術の画像信号処理部に相当するノイズ除去部の第1の実施の形態の構成を示している。ノイズ除去部20は、縮小部21、ノイズ除去処理部22、拡大部23、混合部24を備えている。 【0023】 縮小部21は、入力画像の縮小を行う。縮小部21は、例えば第1縮小処理部21-1と第2縮小処理部21-2および第3縮小処理部21-3を備えている。第1縮小処理部21-1は、入力画像を第1のサイズ(例えば1/3倍のサイズ:縮小率33.33%)に縮小して、第1縮小画像の画像信号をノイズ除去処理部22に出力する。第2縮小処理部21-2は、入力画像を第2のサイズ(例えば1/9倍のサイズ:縮小率11.11%)に縮小して、第2縮小画像の画像信号をノイズ除去処理部22に出力する。第3縮小処理部21-3は、入力画像を第2のサイズ(例えば1/18倍のサイズ:縮小率5.56%)に縮小して、第3縮小画像の画像信号をノイズ除去処理部22に出力する。」 第5 対比・判断 1 本願発明1について (1)対比 ア 本願発明1と引用発明とを対比する。 (ア)引用発明の「メモリLSI」,「演算LSI」は,それぞれ,本願発明1の「メモリチップ」,「プロセッサチップ」に相当する。そして,引用発明の「第1貫通電極」は,互いに積層された複数の演算LSI及びメモリLSIの間を,通信可能に接続する複数の信号線から構成されるものであることから,本願発明1の「貫通バス」に相当する。 (イ)引用発明の「半導体装置」は,積層した「複数のLSI」と「第1貫通電極」を含むものであることから,本願発明1の「LSIチップ積層システム」に相当する。 (ウ)引用発明の「半導体装置」は,「前記外部通信LSIがパッケージ外部から画像や通信パケットなど処理対象データを積層された前記メモリLSIに読み込み,このデータに対して前記演算LSIが何らかの演算処理を行い,その結果を前記メモリLSIに格納」するものであるから,引用発明の「演算LSI」は,画像データに対する何らかの処理であるプロセスを実行可能なものであり,引用発明の「メモリLSI」は,演算LSIが入力及び出力する画像データを記憶する記憶装置を含むものであるといえる。 イ 以上から,本願発明1と引用発明とは,以下の点で一致し,また,以下の点で相違する。 (一致点) 画像データに対するプロセスを実行可能な1以上のプロセッサが搭載された複数のプロセッサチップと、 前記プロセッサが入力及び出力する画像データを記憶するメモリを含むメモリチップと、 互いに積層された複数の前記プロセッサチップ及び前記メモリチップの間を,通信可能に接続する複数の信号線を含む貫通バスと を含むLSIチップ積層システム。 (相違点1) 本願発明1の「メモリチップ」が「プロセッサで実行される各プロセス間の通信用バッファが割り当てられる」ものであるのに対して,引用発明の「メモリLSI」は通信用バッファを含むものであるか不明である点。 (相違点2) 本願発明1のプロセッサで実行される各プロセスは,「前記貫通バスを介して、前記メモリチップに記憶された画像データを、論理的に異なる複数の通信チャネルを用いて同時に読み込み、」「他のプロセスの状態に直接依存することなくそれぞれ独立かつ並列に画像データに対する演算を処理」するものであるのに対し,引用発明の「画像や通信パケットなど処理対象データを積層された前記メモリLSIに読み込み,このデータに対して前記演算LSIが何らかの演算処理を行」う処理がどのように行われるのか明記されていない点。 (相違点3) 本願発明1の「貫通バス」は,「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」ものであるのに対し,引用発明の「第1貫通電極」は,どのような構成をしているのか明記されていない点。 (2)相違点についての判断 事案に鑑み,先に相違点3について検討する。 引用文献1ないし引用文献3に記載されるように,「LSIチップ積層システム」は,周知技術であるところ,引用文献3に記載されるように,複数のチップ間において,「論理的に複数の通信を同時に行う」技術についてまでは,本願出願日前に周知技術であったといえる。 しかしながら,「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」構成を備える点については,引用文献1ないし引用文献4には記載されておらず,本願出願日前に周知技術または技術常識であるともいえない。 したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明,引用文献2ないし引用文献4に記載の技術に基づいて容易に発明できたものであるとはいえない。 2 本願発明2ないし本願発明4について 本願発明2ないし本願発明4も,本願発明1と同様に,「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」構成を備えるものであるから,上記「1 本願発明1について」と同じ理由により,当業者であっても,引用発明,引用文献2ないし引用文献4に記載の技術に基づいて容易に発明できたものとはいえない。 第6 当審拒絶理由について 1 特許法第36条第6項第1号について 当審では, 『本願発明が解決しようとする課題は,「複数のチップに配置されたプロセッサ間の通信における、データ通信容量の保証や通信データの到達最大遅延時間の保証が難しく、大容量のデータ通信を行いながらもリアルタイム性が要求されるシステムの設計が困難であるという課題」であると認められるところ, 請求項1記載の発明では,「複数の前記プロセッサチップ上の前記プロセッサで実行される各プロセスは、前記貫通バスを介して、前記メモリチップに記憶された画像データを、論理的に異なる複数の通信チャネルを用いて同時に読み込み、」「他のプロセスの状態に直接依存することなくそれぞれ独立かつ並列に画像データに対する演算を処理する」と記載されるに留まり, 「論理的に異なる複数の通信チャネルを用いて同時に読み込み、」「それぞれ独立かつ並列に画像データに対する演算を処理する」ことによって,「データ通信容量の保証や通信データの到達最大遅延時間の保証」をどのようにして実現するのか不明なものとなっている。』 との拒絶の理由を通知したが,令和2年1月9日付けの補正において, 「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」 と補正された結果,この拒絶理由は解消した。 第7 原査定についての判断 令和2年1月9日付けの補正により,補正後の請求項1は,「貫通バス」が「複数の物理的通信チャネルに分けられており、また、各物理的通信チャネルは、通信に使用するタイムスロットにより定義される複数の論理的通信チャネルに分けられる」構成を備えるものとなった。当該構成は,原査定における引用文献1ないし引用文献4には記載されておらず,本願出願日前における周知技術でもないので,本願発明1ないし本願発明5は,当業者であっても,原査定における引用文献1ないし引用文献4に基づいて容易に発明できたものではない。したがって,原査定を維持することはできない。 第8 むすび 以上のとおり,原査定の理由によって,本願を拒絶することはできない。 また,他に本願を拒絶すべき理由を発見しない。 よって,結論のとおり審決する。 |
審決日 | 2020-02-12 |
出願番号 | 特願2014-53387(P2014-53387) |
審決分類 |
P
1
8・
537-
WY
(G06F)
P 1 8・ 121- WY (G06F) |
最終処分 | 成立 |
前審関与審査官 | 漆原 孝治 |
特許庁審判長 |
石井 茂和 |
特許庁審判官 |
山崎 慎一 田中 秀人 |
発明の名称 | LSIチップ積層システム |
代理人 | 稲葉 良幸 |
代理人 | 大貫 敏史 |
代理人 | 稲葉 良幸 |
代理人 | 大貫 敏史 |