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審決分類 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1362144
審判番号 不服2019-3360  
総通号数 246 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-06-26 
種別 拒絶査定不服の審決 
審判請求日 2019-03-11 
確定日 2020-05-07 
事件の表示 特願2015-110601「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成28年12月28日出願公開,特開2016-225466〕について,次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本願は,平成27年5月29日を出願日とする出願であって,その手続の経緯は以下のとおりである。
平成30年 4月10日付け 拒絶理由通知書
平成30年 6月13日 意見書,手続補正書の提出
平成30年11月30日付け 拒絶査定
平成31年 3月11日 審判請求書,手続補正書の提出

第2 平成31年3月11日にされた手続補正についての補正の却下の決定

[補正の却下の決定の結論]
平成31年3月11日にされた手続補正を却下する。

[理由]
1.本件補正の内容
平成31年3月11日にされた手続補正(以下「本件補正」という。)は,本件補正前の特許請求の範囲の請求項1?5(以下「補正前の請求項1?5」という。)を,本件補正後の特許請求の範囲の請求項1?5(以下「補正後の請求項1?5」という。)とするものであり,その内の請求項1についての補正は,下記のとおり,補正前の請求項1を補正後の請求項1とするものである。

(1)補正前の請求項1
「【請求項1】
内部に配線を有する第1基板と,
前記第1基板の表層内に設けられ,前記配線に接続されるアルミパッドと,
前記第1基板の前記表層側に設けられ,前記アルミパッドの一部を覆うパッシベーション膜と,
一部が前記パッシベーション膜に埋設されて前記アルミパッドに接続され,頂面が前記第1基板の表面から突出する第1ニッケル電極と,
半導体層を備え,前記第1基板に積層される第2基板と,
前記半導体層を貫通する貫通電極と,
前記半導体層の少なくとも一部を覆うシリコン窒化膜と,
一部が前記シリコン窒化膜に埋設され,頂面が前記第2基板における前記第1基板側の表面から突出する第2ニッケル電極と,
スズを含む合金によって形成され,前記第1ニッケル電極および前記第2ニッケル電極間を接続する接続層と
を備え,
前記貫通電極は,前記アルミパッドと電気的に接続されると共に,前記第2ニッケル電極と接続されることを特徴とする半導体装置。」

(2)補正後の請求項1(下線は審判請求人による。)
「【請求項1】
内部に銅とタングステンを用いた配線を有する第1基板と,
前記第1基板の表層内に設けられ,前記配線に接続されるアルミパッドと,
前記第1基板の前記表層側に設けられ,前記アルミパッドの一部を覆うパッシベーション膜と,
一部が前記パッシベーション膜に埋設されて前記アルミパッドに接続され,頂面が前記第1基板の表面から突出する第1ニッケル電極と,
半導体層を備え,前記第1基板に積層される第2基板と,
前記半導体層を貫通する貫通電極と,
前記半導体層の少なくとも一部を覆うシリコン窒化膜と,
一部が前記シリコン窒化膜に埋設され,頂面が前記第2基板における前記第1基板側の表面から突出する第2ニッケル電極と,
スズを含む合金によって形成され,前記第1ニッケル電極および前記第2ニッケル電極間を接続する接続層とを備え,
前記貫通電極は,前記配線を介して前記アルミパッドと電気的に接続されると共に,前記第2ニッケル電極と接続されることを特徴とする半導体装置。」

上記請求項1についての補正は,以下の補正事項を含むものと認められる。
・補正事項1
本件補正前の「内部に配線を有する第1基板」を,本件補正後の「内部に銅とタングステンを用いた配線を有する第1基板」と補正する。
・補正事項2
本件補正前の「前記貫通電極は,前記アルミパッドと電気的に接続されると共に,前記第2ニッケル電極と接続される」を,本件補正後の「前記貫通電極は,前記配線を介して前記アルミパッドと電気的に接続されると共に,前記第2ニッケル電極と接続される」と補正する。

2.補正の適否
上記補正事項が,特許法17条の2第3項の規定に適合するものであるか否かについて,以下で検討する。

(1)補正事項1に関して,本願の願書に最初に添付した明細書及び図面(以下「当初明細書等」という。)には,次の記載がある。(下線は当審による。以下同じ。)
「【0012】
具体的には,半導体装置1の第1基板10は,半導体層8と,半導体層8の下面に設けられる保護膜80と,半導体層8上に順次積層される第1絶縁層30,第2絶縁層4,およびパッシベーション膜5とを備える。」
「【0015】
第1絶縁層30は,例えば,SiO2を用いて形成され,内部に,多層配線3が設けられる。多層配線3は,貫通電極81の上面に接続される第1配線31と,第1配線31の上面に接続される第2配線32と,第2配線32の上面に接続される第3配線33とを含む。
【0016】
第1配線31は,例えば,W(タングステン)を用いて形成される。第2配線32および第3配線33は,例えば,Cuを用いて形成される。かかる第2配線32および第3配線33は,バリアメタル膜34によって被覆される。バリアメタル膜34は,例えば,Tiを用いて形成される。」
上記によれば,「内部に銅とタングステンを用いた配線を有する第1基板」との事項は,当初明細書等に記載された事項であると認められるから,補正事項1は,本願の願書に最初に添付した明細書及び図面の全ての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものである。

(2)補正事項2の「前記貫通電極は,前記配線を介して前記アルミパッドと電気的に接続されると共に,前記第2ニッケル電極と接続される」との記載事項について,上記補正後の請求項1の記載から次のことがいえる。

・補正後の請求項1における「半導体層を備え,前記第1基板に積層される第2基板」及び「前記半導体層を貫通する貫通電極」との記載から,補正後の請求項1の「貫通電極」は「第2基板」に形成されたものであること。
・補正後の請求項1における「内部に銅とタングステンを用いた配線を有する第1基板」との記載から,補正後の請求項1の「配線」は「第1基板」に形成されたものであること。
・補正後の請求項1における「前記第1基板の表層内に設けられ,前記配線に接続されるアルミパッド」との記載から,補正後の請求項1の「アルミパッド」は「第1基板」に形成されたものであること。

以上によれば,補正事項2により,第2基板に形成された「貫通電極」が,第1基板に形成された「配線」を介して,第1基板に形成された「アルミパッド」と電気的に接続されることが特定されたものといえる。
しかしながら,以下に示すとおり,当初明細書等には,第2基板に形成された「貫通電極81」が,第1基板に形成された「アルミパッド40」を介して第1基板に形成された「多層配線3」と電気的に接続された構成は記載されているものの,その逆,すなわち,第2基板に形成された「貫通電極81」が,第1基板に形成された「多層配線3」を介して「アルミパッド40」と電気的に接続された構成は記載されていない。
当初明細書等には次の記載がある。
「【0012】
具体的には,半導体装置1の第1基板10は,半導体層8と,半導体層8の下面に設けられる保護膜80と,半導体層8上に順次積層される第1絶縁層30,第2絶縁層4,およびパッシベーション膜5とを備える。
【0015】
第1絶縁層30は,例えば,SiO_(2)を用いて形成され,内部に,多層配線3が設けられる。多層配線3は,貫通電極81の上面に接続される第1配線31と,第1配線31の上面に接続される第2配線32と,第2配線32の上面に接続される第3配線33とを含む。」

「【0017】
第2絶縁層4は,例えば,SiO_(2)を用いて形成され,内部に,第3配線33の上面に接続されるアルミパッド40が設けられる。アルミパッド40は,バリアメタル膜41によって被覆される。バリアメタル膜41は,例えば,Tiを用いて形成される。パッシベーション膜5は,例えば,SiNやポリイミドを用いて形成される。
【0018】
かかる第1基板10の上面には,一部がパッシベーション膜5に埋設されてアルミパッド40に接続され,頂面がパッシベーション膜5の表面から突出するピラー状のNi(ニッケル)を用いて形成される第1Ni電極6が設けられる。」
「【0020】
また,第1基板10は,下面側にピラー状のNi(ニッケル)を用いて形成される第2Ni電極9が設けられる。具体的には,第2Ni電極9は,一部が保護膜80に埋設され,頂面が保護膜80の表面(ここでは,下面)から突出する形状である。」
「【0024】
一方,第2基板11は,上面および裏面側の接続部の構成が第1基板10と同様である。ここで,第2基板11内部に形成される半導体素子および集積回路の構成は,第1基板10と同じであっても,異なっても良い。このため,図1には,第2基板11における半導体層8から下側の部分を選択的に図示している。
【0025】
半導体装置1は,かかる第2基板11が第1基板10上に積層される。これにより,半導体装置1は,第1基板10の第1Ni電極6の直上に,第2基板11の接続層7が積層され,接続層7の直上に,第2基板11の第2Ni電極9が積層され,第2基板11の第2Ni電極9上に第2基板11が積層される構造となる。」

「【0050】
続いて,半導体層8の内部に貫通電極81を形成する。ここでは,例えば,半導体層8の下面に保護膜80を形成し,半導体層8の下面から第1配線31の下面まで達するTSV(Through Silicon Via)を形成し,TSVの内周面をバリアメタル膜82によって被覆した後,TSVの内部にCuを埋め込むことによって,貫通電極81を形成する。
【0051】
その後,図4に(c)で示すように,図3および図4を参照して説明した工程と同様の工程を保護膜80に対して行い,バリアメタル膜90の形成と,バリアメタル膜90に接触する部分にCu拡散領域91を備える第2Ni電極9の形成を行う。」
以上によれば,当初明細書等には次の事項が記載されているといえる。
ア 第1基板10の第3配線33の上にアルミパッド40を形成し,当該アルミパッド40に接続して第1Ni電極6が設けられること(段落[0017],[0018])。
イ 第1基板10の下面側に第2Ni電極9を設けること(段落[0020])。
ウ 第1基板10の貫通電極81に接続して第2Ni電極9が設けられること(段落[0050]?[0051])。
エ 第1基板10と第2基板11は同一構造であること(段落[0024])。
オ 第1基板10の第1Ni電極6の直上に,第2基板11の接続層7が積層され,当該接続層7の直上に,第2基板11の第2Ni電極9が積層されること(段落[0025])。

これらの記載事項に照らすと,当初明細書等に記載されているのは,下から順に
第1基板10の第3配線33/第1基板10のアルミパッド40/第1基板10の第1Ni電極6/第2基板11の接続層7/第2基板11の第2Ni電極9/第2基板11の貫通電極81
という積層構造であると理解できる。
しかしながら,上記積層構造において当該第3配線33とアルミパッド40の積層順序を逆にしたものは,当初明細書等に記載されていない。また,逆に積層するとの事項が,当初明細書等の記載から自明な事項であると認めることはできない。

したがって,補正事項2は,本願の願書に最初に添付した明細書及び図面の全ての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入しないものであるとはいえない。

3.補正の却下の決定についてのまとめ
以上のとおり,本件補正は,特許法17条の2第3項の規定に適合しないものであるから,同法159条1項で読み替えて準用する同法53条1項の規定により却下されるべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1.本願発明
平成31年3月11日にされた手続補正は上記のとおり却下されたので,本願の請求項1?5に係る発明は,平成30年6月13日提出の手続補正書により補正された特許請求の範囲の請求項1?5に記載された事項により特定されるものであり,その内の請求項1に係る発明(以下「本願発明」という。)は,上記第2,1(1)に補正前の請求項1として摘記したとおりのものと認められる。

2.原査定の拒絶の理由
原査定の拒絶の理由は,この出願の請求項1?5に係る発明は,本願の出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1?9に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用文献1.特開2011-165862号公報
引用文献3.特開2013-187259号公報
引用文献4.特開2001-077259号公報
引用文献5.特開2006-294826号公報
引用文献6.特開2012-80043号公報
引用文献7.米国特許出願公開第2011/0227216号明細書
引用文献8.特開2014-11309号公報
引用文献9.特開2007-48919号公報

3.引用例の記載と引用発明
(1)引用例1の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開2011-165862号公報(引用例1:原査定の引用文献1)には,図13?16とともに,次の記載がある(下線は当審による。以下同じ。)。

「【技術分野】
【0001】
本発明は,電子機器の製造に好適な半導体装置,この半導体装置を用いたチップ・オン・チップの実装構造,半導体装置の製造方法,及び半導体装置を用いたチップ・オン・チップの実装構造の形成方法に関するものである。
【背景技術】
【0002】
従来,はんだバンプ電極を有する半導体装置は,例えば,テレビジョン受像機等の映像機器や,オーディオ機器,携帯電話,PSP(プレイステーションポータブル:ソニー(株)製)及びパーソナルコンピュータ等の電子機器のキーパーツとして使用されている。
【0003】
図13?図15には,こうした半導体装置65としての半導体チップの製造工程を示す(後述の非特許文献1を参照)。
【0004】
まず,図13(a)に示すように,Si等の半導体基板51上に配線(図示せず)を内部回路から外部端子へ導くための絶縁膜64を形成し,この絶縁膜64上の所定位置にアルミニウムからなるパッド電極52を形成する。ここでは,半導体基板51に接続された配線が絶縁膜64を介してパッド電極52に取り出すが,この取り出し構造は図示省略している(以下,同様)。
【0005】
次に,図13(b)に示すように,Arプラズマエッチングによって,絶縁膜64上にパッド電極52を部分的に覆う表面保護膜53を形成する。
【0006】
次に,図13(c)に示すように,保護膜53上の全面に上層の膜付き向上のためのTi層54をスパッタリングによって形成する。
【0007】
次に,図13(d)に示すように,Ti層54上の全面に電解めっき時の電極となるCu層55をスパッタリングによって形成する。
【0008】
次に,図13(e)に示すように,Cu層55上に例えばポジ型のフォトレジスト56を塗布によって形成する。
【0009】
次に,図13(f)に示すように,露光用のマスク63を用いてフォトレジスト56の所定位置(即ち,パッド電極52上)を露光し,図14(g)に示すように,現像によってフォトレジスト56の露光部分を溶解除去して開口し,更にその残渣を除去する。
【0010】
次に,図14(h)に示すように,Cu層55を電極,フォトレジスト56をマスクとしてその開口部分にNi層57を電解めっきする。これにより,UBM(アンダーバンプメタル:Under Bump Metal)を構成するNi電解めっき層57をパッド電極52上にのみ選択的に形成する。この層57は,後記のはんだバンプ電極の下地としてバリア作用がある。即ち,Cu層55上に直接はんだバンプ電極を形成すると,Cu層55が侵食されて,はんだバンプ電極の電解めっき時の電極特性が悪化してしまうが,これを防止するために,Ni電解めっき層57がバリア層となってCu層55を保護することができる。
【0011】
次に,図14(i)に示すように,Cu層55を電極として,Ni電解めっき層57上
にSn-Ag合金層58a(SnとAgとの比率は97:3)を電解めっきする。
【0012】
次に,図14(j)に示すように,フォトレジスト56を全て除去する。
【0013】
次に,図14(k)に示すように,Sn-Ag合金層58aをマスクとしてCu層55をウエットエッチングし,その不要部分を除去する。この際,Cu層55はアンダーエッチングされるが,この状態は図示していない。
【0014】
次に,図15(l)に示すように,引続いてSn-Ag合金層58aをマスクとし,その下部を除いてTi層54をウエットエッチングによって選択的に除去する。これによって,Ti層54(更にはCu層55)は,隣接するはんだバンプ電極を互いに電気的に分離するパターンとなる。
【0015】
次に,図15(m)に示すように,Sn-Ag合金層58aを含む全面を覆うようにしてフラックス層59を被着させる。このフラックス層59は,還元剤としてはんだバンプ電極材料の表面酸化膜を溶解除去するものである。
【0016】
次に,図15(n)に示すように,リフローを行うことにより,Sn-Ag合金層58aを溶融させてはんだバンプ電極58を形成する。
【0017】
次に,図15(o)に示すように,フラックス層59を除去し,スクライビングを経て目的とする半導体装置(半導体チップ)65を得る。
【0018】
こうして得られた半導体装置65は,フラックスレスのチップ・オン・チップ方式で実装するが,この実装工程を図16に示す。
【0019】
まず,図16(a)に示すように,パッド電極及びはんだバンプ電極の構造が上記の半導体装置65と同一構造の半導体装置(半導体チップ)65Aと65Bとを,それぞれのはんだバンプ電極58が相対するように位置合せする。
【0020】
次に,図16(b)に示すように,加熱及び加圧条件下で,上方の半導体装置65Aを下方の半導体装置65Bに接触させ,半導体装置65Aのはんだバンプ電極58を半導体装置65Bのはんだバンプ電極58に加熱溶融状態で接触させる。この時,各はんだバンプ電極58の表面酸化膜が破れてそれらの間の接触抵抗を減少させることができる。
【0021】
次に,図16(c)に示すように,半導体装置65Aを半導体装置65Bに更に押し付けることにより,両半導体装置のはんだバンプ電極58同士が十分に融合しながら図面横方向にはみ出すことになる。
【0022】
次に,図16(d)に示すように,半導体装置65Aと半導体装置65Bとの間の間隙を調整し,冷却することにより,薄型化されたチップ・オン・チップの実装構造66を形成することができる。」

引用例1の図16(d)として,次の図面が示されている。



(2)以上の摘記から,引用例1には次の事項が記載されているものと理解できる。
ア 段落[0004]?[0017]から,半導体基板51上に,絶縁膜64,パッド電極52,表面保護膜53,Ni電解めっき層57,はんだバンプ電極58を形成して,半導体装置(半導体チップ)65が得られることが記載されている。

イ 段落[0018]?[0019]から,パッド電極及びはんだバンプ電極の構造が上記半導体装置65と同一構造の半導体装置(半導体チップ)65Aと65Bを,チップ・オン・チップ方式で実装することが記載されている。

ウ 段落[0020]?[0022]から,上記チップ・オン・チップ方式での実装の具体的態様として,上方の半導体装置65Aと下方の半導体装置65Bを,両半導体装置のはんだバンプ電極58同士を融合させて実装し,薄型化されたチップ・オン・チップの実装構造66を形成することが記載されている。

エ 段落[0004]から,絶縁膜64は,半導体基板51上に形成され,配線(図示せず)を内部回路から外部端子へと導くためのものであることが記載されている。また,アルミニウムからなるパッド電極52が絶縁膜64上に形成されること,半導体基板51に接続された配線が絶縁膜64を介してパッド電極52に取り出されることが記載されている。

オ 上記ア?エから,下方の半導体装置65Bは,その内部に配線を有すること,及び,その表層内に,前記配線に接続されるアルミニウムからなるパッド電極52を備えることが理解できる。

カ 段落[0005]から,絶縁膜64の上,すなわち半導体装置65の表層側に,アルミニウムからなるパッド電極52を部分的に覆う表面保護膜53を設けることが記載されている。

キ 段落[0010]から,Ni電解めっき層57がアルミニウムからなるパット電極52と接続されていることが理解できる。また,図16(d)から,Ni電解めっき層57の頂面が,表面保護膜53の上面よりも上に位置することが見て取れる。

ク 上記ア?ウから,上方の半導体装置65Aは半導体基板51を備え,下方の半導体装置65Bに積層されるものであることが理解できる。また,上記イ及び図16(d)から,上方の半導体装置65Aが,その下方の半導体装置65Bに面する側に,半導体基板51を覆う表面保護膜53を備えることが理解できる。

ケ 図16(d)から,上方の半導体装置65Aが,その下方の半導体装置65Bに面する側にNi電解めっき層57を備えること,及び,当該Ni電解めっき層57の頂面が,上方の半導体装置65Aの表面保護膜53の下面よりも下に位置することが見て取れる。

コ 段落[0011],[0016],[0020]?[0021]から,下方の半導体装置57BのNi電解めっき層57と,上方の半導体装置57AのNi電解めっき層57が,Ag-Sn合金から形成され,加熱溶融により融合したはんだバンプ電極58により接続されていることが理解できる。

(3)引用例1に記載された発明
上記(2)によれば,引用例1には次の発明が記載されているものと認められる。
「内部に配線を有する下方の半導体装置65Bと,
前記下方の半導体装置65Bの表層内に設けられ,前記配線に接続されるアルミニウムからなるパッド電極52と,
前記下方の半導体装置65Bの前記表層側に設けられ,前記パッド電極52の一部を覆う前記下方の半導体装置65Bの表面保護膜53と,
前記パッド電極52に接続され,頂面が前記表面保護膜53の上面よりも上に位置する前記下方の半導体装置65BのNi電解めっき層57と,
半導体基板51を備え,下方の半導体装置65Bに積層される上方の半導体装置65Aと,
前記半導体基板51を覆う前記上方の半導体装置65Aの表面保護膜53と,
頂面が上方の半導体装置65Aの表面保護膜53の下面よりも下に位置する前記上方の半導体装置65AのNi電解めっき層57と,
Ag-Sn合金によって形成され,前記半導体装置65BのNi電解めっき層57と前記半導体装置65AのNi電解めっき層57を接続するはんだバンプ電極58と,
を備えた,薄型化されたチップ・オン・チップの実装構造66」

(4)引用例2の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された特開2013-187259号公報(引用例2:原査定の引用文献3)には,次の記載がある。
ア「【0014】
かかる半導体装置1は,図1Bに示すように,第1の半導体チップAと第2の半導体チップBとを積層し,所定の熱処理を行って第1の半導体チップAおよび第2の半導体チップBをチップオンチップ接続して製造される。
【0015】
ここで,同図を参照しながら第1の半導体チップAおよび第2の半導体チップBについて説明する。図1Bに示すように,第1の半導体チップAは,例えば,半導体メモリ等の複数の半導体素子(図示略)が形成されたデバイス層11と,デバイス層11の一方の面を被覆する絶縁膜12aと,デバイス層11の他方の面を被覆する絶縁膜12bとを備える。また,第1の半導体チップAは,デバイス層11に形成された半導体素子と接続された複数の電極13を備える。
【0016】
また,第1の半導体チップAは,一方の面(以下,「上面」と記載する)に,複数の導電性ピラー20を備える。これらの各導電性ピラー20は,各電極13の一端(以下,「上端」と記載する)にそれぞれ設けられ,文字通り導電性の材料によって形成されたピラー(柱)形状の接続端子である。かかる導電性ピラー20は,はんだよりも硬質な材料によって形成される。なお,導電性ピラー20の構造の詳細については,図2Aを参照して後述する。
【0017】
さらに,第1の半導体チップAは,他方の面(以下,「下面」と記載する)に,複数のはんだバンプ30を備える。これらの各はんだバンプ30は,各電極13の他端(以下,「下端」と記載する)にそれぞれ設けられた接続端子である。かかるはんだバンプ30の詳細な構造については,図2Aを参照して後述する。
【0018】
また,第2の半導体チップBは,第1の半導体チップAと同様の構成であり,デバイス層11,デバイス層11の上面を被覆する絶縁膜12a,デバイス層11の下面を被覆する絶縁膜12b,デバイス層11内の半導体素子と接続された複数の電極13を備える。
【0019】
さらに,第2の半導体チップBは,第1の半導体チップAと同様,上面に電極13の上端と接続された複数の導電性ピラー20を備え,下面に電極13の下端と接続された複数のはんだバンプ30を備える。」

イ 引用例2の図1Bとして以下の図面が示されており,第1の半導体チップA,及び,第1の半導体チップAの上に積層された第2の半導体チップBの電極13が,各チップを貫通している様子が見て取れる。



(5)引用例3の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された特開2012-80043号公報(引用例3:原査定の引用文献6)には,図1として以下の図面が示されている。当該図面から,Niで形成されたUBM層3について,一部が保護樹脂膜5に埋設されて電極パッド7に接続され,頂面が基板の表面から突出した構成が見て取れる。


(6)引用例4の記載
原査定の拒絶の理由に引用された,本願の出願前に外国において頒布された米国特許出願公開第2011/0227216号明細書(引用例4:原査定の引用文献7)には,図6として以下の図面が示されている。当該図面から,導電ピラー(conductive pillar)510について,一部がパッシベーション層(passivationlayer)220に埋設されて導電パッド(conductive pads)218に接続され,頂面が基板の表面から突出した構成が見て取れる。


(7)引用例5の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された特開2014-11309号公報(引用例5:原査定の引用文献8)には,次の記載がある。

ア「【0011】
まず,図1(b)に示すように,この半導体装置500には,中央に縦断的に形成された貫通電極(以下,「TSV」(Through Silicon Via)と称す)領域(またはバンプ電極領域)と,その左右に広がる素子領域がある。
【0012】
図1(a)の断面図を参照して,この半導体装置500は,概して,半導体基板1に第1?第5層間絶縁膜2a?2eが積層された構造となっている。第1?第5層間絶縁膜2a?2eの各々の層間には,配線層23aおよび上層配線23bが形成され,それらはビアプラグ24を介して電気的に接続されている。なお,形成される配線層23aには,少なくとも図1(b)に示すTSV領域に円形に形成されるものがあり,それらは,後述のTSV用貫通孔THに対応するものである。」
「【0015】
一方,半導体基板1の厚さは,例えば約40μmである。半導体基板1の裏面1r上には,例えば窒化シリコン等の裏面保護膜5が形成されている。また,TSVと裏面バンプ電極とが例えば銅のような誘電体により一体的に形成された裏面バンプ電極/TSV87が,そのTSV部分とバンプ電極の一部分とが埋没するように,シード層71を介して基板1に対して配設されている。言い換えれば,裏面バンプ電極/TSV87が埋設される孔は,TSVに対応するTSV用貫通孔と,バンプ電極の一部分に対応した,TSV用貫通孔に連続する円筒状段部(基板リセス部)とで構成されている。なお,かかる孔のTSV用貫通孔部分の側壁及び円筒状断部から裏面保護膜5上にわたって絶縁膜で覆われており,上記TSV用貫通孔部分の側壁にはTSV側壁絶縁リング61が形成されている。また,裏面バンプ電極/TSV87のバンプ電極部分の表面には,はんだ(SnAg合金)81がめっきで形成されている。
【0016】
図2は,図1に示した半導体装置を複数積層した場合の積層構造を示す図である。
同図を参照すると,パッケージ基板501の一方の面上に複数の半導体装置500a?500eが積層された構造となっている。ここで,半導体装置500a?500dがコアチップとして機能し,半導体装置500eがインターフェースチップとして機能している。各半導体装置500a?500eは,上下のそれらと,おもて面バンプ電極3および裏面バンプ電極/TSV87を介して電気的に接続されて積層構造となっている。」

イ 引用例5の図2として,以下の図面が示されている。


(8)引用例6の記載
原査定の拒絶の理由に引用された,本願の出願前において頒布された特開2007-48919号公報(引用例6:原査定の引用文献9)には,次の記載がある。
「【0015】
(第1実施形態)
図1(a)に示すように,半導体ウェーハからなる基板1上に,例えばアルミニウム(Al)からなるパッド状の電極部2が設けられている。基板1上にはこの電極部2の表面を開口する状態で,例えばシリコン窒化膜からなるパッシベーション膜3が設けられている。」

4.対比
(1)本願発明と引用発明の対比
本願発明と,引用例1に記載された発明(以下「引用発明」という。)を対比する。

ア 引用発明における「薄型化されたチップ・オン・チップの実装構造66」が本願発明における「半導体装置」に対応する。また,引用発明における「アルミニウムからなるパッド電極52」が本願発明における「アルミパッド」に相当し,以下同様に,「下方の半導体装置65Bの表面保護膜53」が「パッシベーション膜」に,「下方の半導体装置65BのNi電解めっき層57」が「第1ニッケル電極」に,「半導体基板51」が「半導体層」に,「上方の半導体装置65AのNi電解めっき層57」が「第2ニッケル電極」に,それぞれ相当する。

イ 上記第3,3(2)アで言及したとおり,引用例1には「半導体装置(半導体チップ)65」が,「半導体基板51」上に,「絶縁膜64」,「パッド電極52」,「表面保護膜53」,「Ni電解めっき層57」,「はんだバンプ電極58」を形成して得られるものであることが記載されている。
一方,本願の当初明細書等の段落[0012]には,
「具体的には,半導体装置1の第1基板10は,半導体層8と,半導体層8の下面に設けられる保護膜80と,半導体層8上に順次積層される第1絶縁層30,第2絶縁層4,およびパッシベーション膜5とを備える。」
と記載されている。
以上によれば,引用発明における「下方の半導体装置65B」のうち,「下方の半導体装置65Bの表面保護膜53」とその下層部分が,本願発明における「第1基板」に相当するといえる。同様に,引用発明における「上方の半導体装置65A」のうち,「上方の半導体装置65Aの表面保護膜53」とその上層部分が,本願発明における「第2基板」に相当するといえる。

ウ 上記イから,引用発明において「下方の半導体装置65B」が「内部に配線を有すること」は,本願発明において「第1基板」が「内部に配線を有すること」に相当し,引用発明において「アルミニウムからなるパッド電極52」が「前記下方の半導体装置65Bの表層内に設けられ,前記配線に接続される」ことは,本願発明において「アルミパッド」が「前記第1基板の表層側に設けられ,前記配線に接続される」ことに相当し,引用発明において「下方の半導体装置65Bの表面保護膜53」が「前記下方の半導体装置65Bの前記表層側に設けられ,前記パッド電極の一部を覆う」ことは,本願発明において「パッシベーション膜」が「前記第1基板の前記表層側に設けられ,前記アルミパッドの一部を覆う」ことに相当する。

エ 引用発明の「下方の半導体装置65B」及び「上方の半導体装置65A」が,本願発明の「第1基板」及び「第2基板」を含む事項であることから,引用発明における「下方の半導体装置65Bに積層される上方の半導体装置65A」を備えることは,本願発明における「前記第1基板に積層される第2基板」を備えることに相当する。

オ 引用発明において「下方の半導体装置65BのNi電解めっき層57」の「前記パッド電極52に接続され,頂面が前記表面保護膜53の上面よりも上に位置する」ことは,本願発明における「第1ニッケル電極」の「前記アルミパッドに接続され,頂面が前記第1基板の表面から突出する」ことに相当する。そうすると,本願発明と引用発明は,「一部が前記パッシベーション膜に埋設されて前記アルミパッドに接続され,頂面が前記第1基板の表面から突出する第1ニッケル電極」のうち,「前記アルミパッドに接続され,頂面が前記第1基板の表面から突出する第1ニッケル電極」を備える点で共通する。

カ 引用発明における,「上方の半導体装置65AのNi電解めっき層57」の「頂面が上方の半導体装置65Aの表面保護膜53の下面よりも下に位置する」ことは,本願発明における「第2ニッケル電極」が「頂面が前記第2基板における前記第1基板側の表面から突出する」ことに相当する。そうすると,本願発明と引用発明は,「一部が前記シリコン窒化膜に埋設され,頂面が前記第2基板における前記第1基板側の表面から突出する第2ニッケル電極」のうち,「頂面が前記第2基板における前記第1基板側の表面から突出する第2ニッケル電極」を備える点で共通する。

キ 引用発明における「はんだバンプ電極58」は,Ag-Sn合金(スズを含む合金)によって形成され「前記半導体装置65BのNi電解めっき層57」(第1ニッケル電極)と「前記半導体装置65AのNi電解めっき層57」(第2ニッケル電極)を接続するものであるから,本願発明における「接続層」に相当する。

ク 引用発明における「上方の半導体装置65Aの表面保護膜53」と本願発明における「シリコン窒化膜」は「半導体基板51」すなわち「半導体層」を覆うものである点で一致するから,本願発明と引用発明は「前記半導体層の少なくとも一部を覆う膜」を備える点で共通する。

(2)一致点及び相違点
そうすると,本願発明と引用発明の一致点及び相違点は,次のとおりとなる。

<一致点>
「内部に配線を有する第1基板と,
前記第1基板の表層内に設けられ,前記配線に接続されるアルミパッドと,
前記第1基板の前記表層側に設けられ,前記アルミパッドの一部を覆うパッシベーション膜と,
前記アルミパッドに接続され,頂面が前記第1基板の表面から突出する第1ニッケル電極と,
半導体層を備え,前記第1基板に積層される第2基板と,
前記半導体層の少なくとも一部を覆う膜と,
頂面が前記第2基板における前記第1基板側の表面から突出する第2ニッケル電極と,
スズを含む合金によって形成され,前記第1ニッケル電極および前記第2ニッケル電極間を接続する接続層と
を備えることを特徴とする半導体装置。」

<相違点1>
本願発明は,「前記半導体層を貫通する貫通電極」を備え,「前記貫通電極は,前記アルミパッドと電気的に接続されると共に,前記第2ニッケル電極と接続される」のに対し,引用発明は,「半導体基板51」を貫通する貫通電極を備えておらず,当該貫通電極が「アルミニウムからなるパッド電極52」(アルミパッド)と電気的に接続されるとともに,「上方の半導体装置65AのNi電解めっき層57」(第2ニッケル電極)と接続されることが特定されていない点。

<相違点2>
本願発明は,「前記半導体層の少なくとも一部を覆うシリコン窒化膜」を備えるのに対し,引用発明は,「半導体基板51」を覆う「上方の半導体装置56Aの表面保護膜53」がシリコン窒化膜であるか不明である点。

<相違点3>
本願発明は,「第1ニッケル電極」の「一部が前記パッシベーション膜に埋設され」ているのに対し,引用発明は,「下方の半導体装置65BのNi電解めっき層57」が「下方の半導体装置の表面保護膜53」に埋設されるかが不明である点。

<相違点4>
本願発明は「第2ニッケル電極」の「一部が前記シリコン窒化膜に埋設され」ているのに対し,引用発明は,「上方の半導体装置65AのNi電解めっき層57」が「上方の半導体装置の表面保護膜53」に埋設されるかが不明である点。

5.相違点についての判断
(1)相違点1について
チップ・オン・チップ構造において,各チップの半導体層を貫通する貫通電極を設けた構成は,上記引用例2及び引用例5や,下記の周知例1に記載された周知の構成である。また,貫通電極を半導体チップのどの電極・配線と接続するかは,当該チップに要請される機能に応じて適宜決定すべき当業者の設計事項であるところ,貫通電極と基板の表面及び裏面から突出する電極を接続した構成も,下記の周知例1及び周知例2に記載された周知の構成である。
そうすると,チップ・オン・チップ構造に関する発明である引用発明において,半導体基板51(半導体層)を貫通する貫通電極を設け,基板の裏面から突出する電極である「上方の半導体装置65Aの電解めっき層57」(第2ニッケル電極)と接続する構成とすることは,当業者が容易になし得たことである。また,上記貫通電極と「アルミニウムからなるパッド電極52」(アルミパッド)が電気的に接続されることは,引用発明において上記接続構成とすることにより自ずと充足されることである。
したがって,引用発明において上記相違点1に係る構成とすることは,引用例2,5及び周知例1?2に示される周知技術に照らし,当業者が容易になし得たことである。

〇周知例1:特開2015-41718号公報
本願の出願前に日本国内において頒布された特開2015-41718号公報には,次の記載がある。
「【0043】
第1積層基板30は,配線層間膜9と,配線層間膜9中に形成された配線層8と,配線層間膜9上に形成された素子形成層2と,素子形成層2上に形成された半導体基板1cと,半導体基板1c上に形成された埋込絶縁膜1bと,素子形成層2,半導体基板1c及び埋込絶縁膜1bを貫通し,配線層8と電気的に接続された貫通電極7と,配線層間膜9側に形成され,配線層8に電気的に接続された第1バンプ11と,埋込絶縁膜1b側に形成され,貫通電極7と電気的に接続された第2バンプ18と,貫通電極7の側壁及び一方の底面に形成された側壁バリア膜6と,側壁バリア膜6の周囲に形成された側壁絶縁膜5と,を備える。第1バンプ11,配線層8,貫通電極7及び第2バンプ18は電気的に接続されている。配線層8は,少なくとも1つの配線と,配線に電気的に接続された少なくとも1つのプラグと,を有する。配線層8は,貫通電極7と第1バンプ11とを接続するのみならず,素子同士を相互に接続したり,第1バンプ11と素子間を接続したりするものであってもよい。図1に図示の配線層8は多層配線層として構成されているが,少なくとも1層を含むものとする(図6参照)。配線層間膜9は,シリコン窒化膜,シリコン炭化窒化膜(SiCN),及び低誘電膜(Low-k膜)などを含んだ絶縁膜の積層膜とすることができ,また配線層8を覆うポリミド膜やシリコン酸窒化膜などのカバー膜も含んでもよい。素子形成層2には,トランジスタやキャパシタ等の素子(不図示)及び素子を覆う絶縁膜(不図示)が形成されている。半導体基板1cと埋込絶縁膜1bとは,SOI(Silicon on Insulator)基板の一部であってもよい。」
「【0045】
第1積層基板30と第2積層基板60とは,第1積層基板30の第2バンプ18と第2積層基板60の第1バンプ11とが対向するように積層されている。第1積層基板30の第2バンプ18と第2積層基板60の第1バンプ11とは,例えば半田を介して電気的に接続される。図1に示す形態においては,半導体装置100は,2つの積層基板の積層体であるが,3以上の積層基板の積層体であってもよい。また,半導体装置は,1つの積層基板であってもよい。」
周知例1の図1として,以下の図面が示されている。


〇周知例2:特開2009-124087号公報
本願の出願前に日本国内において頒布された特開2009-124087号公報には,図10の(PZ11)として,以下の図面が示されている。当該図面から,貫通電極15と下部端子26が接続された構成が見て取れる。



(2)相違点2について
表面保護膜をシリコン窒化膜で形成することは,上記引用例6の段落[0015],をはじめ,上記引用例5の段落[0015](「窒化シリコン等の裏面保護膜」)や,上記周知例2の段落[0003](「層間絶縁膜2上およびパッド3上を覆う保護膜としての窒化シリコン(Si_(3)N_(4))からなるパッシベーション膜4)にも記載された周知の技術であるから,引用発明において「半導体基板51」を覆う「上方の半導体装置56Aの表面保護膜53」をシリコン窒化膜で形成することは,当業者が適宜なし得たことである。

(3)相違点3及び4について
頂面が基板表面から突出する電極の一部をパッシベーション膜に埋設した構成は,上記引用例3の図1や引用例4の図6に記載された周知の構成である。
また,上記「(2)相違点2について」で検討したとおり,シリコン窒化膜でパッシベーション膜を形成することは当業者の周知技術であるから,上記周知の構成におけるパッシベーション膜としてシリコン窒化膜を適用したものも,当業者にとって周知技術の範囲内のものであるといえる。
そうすると,引用発明において「下方の半導体装置65BのNi電解めっき層57」を「下方の半導体装置の表面保護膜53」に埋設された構成とすることは,上記周知の構成に照らし当業者が適宜なし得たことである。
同様に,「上方の半導体装置65AのNi電解めっき層57」をシリコン窒化膜で形成された「上方の半導体装置の表面保護膜53」に埋設された構成とすることも,上記周知技術の範囲内で適宜なし得たことであるといえる。

(4)小括
したがって,本願発明は,引用例2?6及び周知例1?2に示される周知技術に照らし,引用発明に基いて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。

第4 結言
以上のとおり,本願の請求項1に係る発明は,特許法29条2項の規定により特許を受けることができないものであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2020-03-03 
結審通知日 2020-03-06 
審決日 2020-03-19 
出願番号 特願2015-110601(P2015-110601)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 早川 朋一  
特許庁審判長 辻本 泰隆
特許庁審判官 小田 浩
小川 将之
発明の名称 半導体装置および半導体装置の製造方法  
代理人 高橋 拓也  

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