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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
管理番号 1362238
審判番号 不服2019-5492  
総通号数 246 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-06-26 
種別 拒絶査定不服の審決 
審判請求日 2019-04-24 
確定日 2020-06-02 
事件の表示 特願2015-138698「マルチプロセッサシステム」拒絶査定不服審判事件〔平成29年 1月26日出願公開、特開2017- 21572、請求項の数(10)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,平成27年7月10日の出願であって,平成30年10月30日付けで拒絶の理由が通知され,同年12月19日に意見書とともに手続補正書が提出され,平成31年1月25日付けで拒絶査定(謄本送達日同年2月5日)がなされ,これに対して同年4月24日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,同年6月12日付けで審査官により特許法164条3項の規定に基づく報告がなされ,令和2年3月17日付けで当審により拒絶の理由が通知され,同年3月30日に意見書とともに手続補正書が提出されたものである。


第2 原査定の概要

平成31年1月25日付けの拒絶査定(以下,「原査定」という。)の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・請求項 1
・引用文献等 1

・請求項 2-11
・引用文献等 1-2

<引用文献等一覧>
1.特開2013-157051号公報
2.特開2001-135083号公報


第3 本願発明

本願請求項1乃至10に係る発明(以下「本願発明1」乃至「本願発明10」という。)は,令和2年3月30日付け手続補正書の特許請求の範囲の請求項1乃至10に記載された,次のとおりのものと認める。

「 【請求項1】
第1書込データ及び第1読出データが入出力される第1入出力ポートと、前記第1入出力ポートとは独立して設けられて第2書込データ及び第2読出データが入出力される第2入出力ポートと、前記第1書込データ及び前記第2書込データを記憶する記憶部とを備えたデュアルポートメモリと、
クロック信号を発信するクロック信号発信器と、
前記クロック信号に同期せずに動作し、前記デュアルポートメモリにおいて入出力される第1書込データ及び第1読出データを処理する第1処理装置と、
前記クロック信号に同期せずに動作し、前記デュアルポートメモリにおいて入出力される第2書込データ及び第2読出データを処理する第2処理装置と、
前記クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第1処理装置のアクセスを制御する第1メモリアクセスコントローラと、
前記クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第2処理装置のアクセスを制御する第2メモリアクセスコントローラと
を有し、
前記第1メモリアクセスコントローラが前記デュアルポートメモリに第1書込データを書込む第1データ書込タイミング、前記第1メモリアクセスコントローラが前記デュアルポートメモリから第1読出データを読込む第1データ読込タイミング、前記第2メモリアクセスコントローラが前記デュアルポートメモリに第2書込データを書込む第2データ書込タイミング、及び前記第2メモリアクセスコントローラが前記デュアルポートメモリから第2読出データを読込む第2データ読込タイミングは、前記クロック信号に同期しており、
前記クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第1メモリアクセスコントローラ及び前記第2メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されていること
を特徴とするマルチプロセッサシステム。
【請求項2】
前記第1データ書込タイミングと、該第1データ書込タイミングの直後の前記第2データ読込タイミングとの時間差の最小値は、前記クロック信号のクロック周期の1周期と同じであり、
前記第2データ書込タイミングと、該第2データ書込タイミングの直後の前記第1データ読込タイミングとの時間差の最小値は、前記クロック信号のクロック周期の1周期と同じであること
を特徴とする請求項1記載のマルチプロセッサシステム。
【請求項3】
前記クロック信号のクロック周期は、前記遅延時間と前記セットアップ時間とを加算した時間よりも長いこと
を特徴とする請求項1記載のマルチプロセッサシステム。
【請求項4】
前記第1メモリアクセスコントローラは、前記デュアルポートメモリに第1書込データを書込むための第1データ書込信号と、前記デュアルポートメモリから第1読出データを読込むための第1データ読込信号とを発生する第1アクセス信号発生部を備え、
前記第2メモリアクセスコントローラは、前記デュアルポートメモリに第2書込データを書込むための第2データ書込信号と、前記デュアルポートメモリから第2読出データを読込むための第2データ読込信号とを発生する第2アクセス信号発生部を備え、
前記第1データ書込信号における第1書込データを書き込むタイミングは、前記第1データ書込タイミングであり、
前記第1データ読込信号における前記デュアルポートメモリからの第1読出データの読出しが終了するタイミングは、前記第1データ読込タイミングであり、
前記第2データ書込信号における第2書込データを書き込むタイミングは、前記第2データ書込タイミングであり、
前記第2データ読込信号における前記デュアルポートメモリからの第2読出データの読出しが終了するタイミングは、前記第2データ読込タイミングであること
を特徴とする請求項1から3までのいずれか一項に記載のマルチプロセッサシステム。
【請求項5】
前記第1メモリアクセスコントローラは、前記第1アクセス信号発生部から入力されて前記第1データ読込信号の1つである第1データ保持信号が有効状態から無効状態に切り替わる時に、前記デュアルポートメモリから読出された第1読出データを保持する第1保持部を備え、
前記第2メモリアクセスコントローラは、前記第2アクセス信号発生部から入力されて前記第2データ読込信号の1つである第2データ保持信号が有効状態から無効状態に切り替わる時に、前記デュアルポートメモリから読出された第2読出データを保持する第2保持部を備え、
前記第1データ保持信号が前記有効状態から前記無効状態に切り替わるタイミングは、前記第1データ読込タイミングであり、
前記第2データ保持信号が前記有効状態から前記無効状態に切り替わるタイミングは、前記第2データ読込タイミングであること
を特徴とする請求項4記載のマルチプロセッサシステム。
【請求項6】
前記第1保持部は、前記第1アクセス信号発生部から入力される第1データ読出制御信号が有効状態の時に保持している第1読出データを前記第1処理装置に出力し、前記第1データ読出制御信号が無効状態の時に出力部をハイインピーダンス状態とし、
前記第2保持部は、前記第2アクセス信号発生部から入力される第2データ読出制御信号が有効状態の時に保持している第2読出データを前記第2処理装置に出力し、前記第2データ読出制御信号が無効状態の時に出力部をハイインピーダンス状態とすること
を特徴とする請求項5記載のマルチプロセッサシステム。
【請求項7】
前記第1アクセス信号発生部は、前記デュアルポートメモリから第1読出データを読出すための第1データ読出信号を発生させて前記デュアルポートメモリに出力し、
前記第2アクセス信号発生部は、前記デュアルポートメモリから第2読出データを読出すための第2データ読出信号を発生させて前記デュアルポートメモリに出力し、
前記第1データ読出信号が有効状態から無効状態に切り替るタイミングは、前記第1データ読込タイミングに含まれ、
前記第2データ読出信号が有効状態から無効状態に切り替るタイミングは、前記第2データ読込タイミングに含まれること
を特徴とする請求項4から6までのいずれか一項に記載のマルチプロセッサシステム。
【請求項8】
前記第1メモリアクセスコントローラは、前記第1処理装置から入力される第1書込データを前記デュアルポートメモリに出力可能な状態と、第1書込データの出力が不可能なハイインピーダンス状態とに可逆的に切り替わる第1書込ゲート部を備え、
前記第2メモリアクセスコントローラは、前記第2処理装置から入力される第2書込データを前記デュアルポートメモリに出力可能な状態と、第2書込データの出力が不可能なハイインピーダンス状態とに可逆的に切り替わる第2書込ゲート部を備えていること
を特徴とする請求項1から7までのいずれか一項に記載のマルチプロセッサシステム。
【請求項9】
前記第1メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第1書込データと、前記デュアルポートメモリから読出される第1読出データとを送信可能な第1データバスラインと、
前記第2メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第2書込データと、前記デュアルポートメモリから読出される第2読出データとを送信可能な第2データバスラインと
を有すること
を特徴とする請求項1から8までのいずれか一項に記載のマルチプロセッサシステム。
【請求項10】
前記第1メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第1書込データを送信可能な書込用第1データバスラインと、
前記第1メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリから読出される第1読出データを送信可能な読出用第1データバスラインと、
前記第2メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリに書込まれる第2書込データを送信可能な書込用第2データバスラインと、
前記第2メモリアクセスコントローラと前記デュアルポートメモリとの間に設けられ、前記デュアルポートメモリから読出される第2読出データを送信可能な読出用第2データバスラインと
を有すること
を特徴とする請求項1から8までのいずれか一項に記載のマルチプロセッサシステム。」


第4 引用例

1 引用例1に記載された事項
原査定の拒絶の理由において引用した,本願の出願前に既に公知である,特開2013-157051号公報(平成25年8月15日公開。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。(下線は当審で付加。以下同様。)

A 「【0020】
図3Aは、8つのトランジスタで構成される8T DP-SRAMセルの構成の典型例を示しており、図3Bは、8T 2P-SRAMセルの構成の典型例を示している。」


B 「【0033】
図6は、本実施形態の半導体装置1の構成の例を示すブロック図である。本実施形態の半導体装置1は、ライトポートとリードポートの2つのポートを持つ2P-SRAMとして構成されている。詳細には、半導体装置1は、メモリセルアレイ2と、I/O回路4と、タイミング生成回路11と、ライトポート側周辺回路20Aと、リードポート側周辺回路20Bとを備えている。
【0034】
メモリセルアレイ2には、メモリセル3が行列に配置されていると共に、ライトワード線WLAと、リードワード線WLBと、ライトビット線対BLA、/BLAと、リードビット線対BLB、/BLBとが設けられている。なお、図6では、メモリセル3が、図3Aに図示された構成を有している場合のメモリセルアレイ2の構成が図示されている。ただし、メモリセル3は、図3Bに図示された構成を有していてもよい。この場合、メモリセルアレイ2にはリードビット線/BLBが設けられない。
【0035】
I/O回路4は、入力ラッチ5と、ライトドライバ6と、マルチプレクサ7、8と、センスアンプ9と、出力ラッチ10とを備えている。入力ラッチ5と、ライトドライバ6と、マルチプレクサ7とは、書き込み動作に関与する回路群である。入力ラッチ5は、入力データDQ_Aを受け取ってライトドライバ6に供給する。ライトドライバ6は、入力データDQ_Aに応答して、データの書き込み先であるメモリセル3に接続されたライトビット線対BLA、/BLAを駆動する電圧を出力する。マルチプレクサ7は、データの書き込み先であるメモリセル3に対応するライトビット線対BLA、/BLAを選択する。マルチプレクサ7は、ライトビット線対BLA、/BLAをプリチャージする機能も有している。
【0036】
一方、マルチプレクサ8と、センスアンプ9と、出力ラッチ10とは読み出し動作に関与する回路群である。マルチプレクサ8は、データの読み出し元であるメモリセル3に対応するリードビット線対BLB、/BLBを選択する。マルチプレクサ8は、リードビット線対BLB、/BLBをプリチャージする機能も有している。センスアンプ9は、選択されたリードビット線対BLB、/BLBの電位を比較してデータの読み出し元のメモリセル3に書き込まれたデータを判別する。出力ラッチ10は、センスアンプ9によって判別されたデータを出力データDQ_Bとして出力する。」

C 「【0039】
タイミング生成回路11は、半導体装置1の各回路のタイミング制御を行う。タイミング生成回路11は、クロック信号CLに同期して各種の制御信号(例えば、センスイネーブル信号SEやライトイネーブル信号WE)を生成する。本実施形態の半導体装置1は、ライトポートとリードポートの両方がクロック信号CLに同期して動作することになる。このような構成は、例えば、図2Bに図示されているように、クロック信号CLが2つのCPUに供給され、当該2つのCPUが本実施形態の半導体装置1にアクセスするような構成のシステムにおいて有用である。
【0040】
本実施形態の半導体装置1では、I/O回路4の入力ラッチ5、ライトドライバ6、マルチプレクサ7、及び、ライトポート側周辺回路20Aがライトポートとして機能し、マルチプレクサ8、センスアンプ9、出力ラッチ10、及び、リードポート側周辺回路20Bがリードポートとして機能する。ここで、タイミング生成回路11は、ライトポートとリードポートとの両方に共有されている。即ち、タイミング生成回路11は、ライトポートに属する回路群と、リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行う。言い換えれば、共通のクロックに同期して、2つのポートを介してリード及びライトが行われる。このような構成は、例えば図1に図示されているような、各ポートにタイミング生成回路がそれぞれに設けられている構成と比較して、面積を小さくし、消費電力を低減することができる点で好適である。」

D 「【0069】
図10は、本実施形態の半導体装置1が使用されているシステムの構成の例を示すブロック図である。2つのCPU130A、130Bが、(2P-SRAMとして構成されている)本実施形態の半導体装置1に接続されている。CPU130Aは、半導体装置1にアドレスADD_A、チップ選択信号CE_A、及び、入力データDQ_Aを供給する。CPU130Bは、半導体装置1にアドレスADD_B、チップ選択信号CE_Bを供給すると共に、半導体装置1から出力される出力データDQ_Bを受け取る。図10のシステムでは、クロック信号CLがCPU130A、130B及び半導体装置1に共通に供給され、システムの全体がクロック信号CLに同期して動作する。図8、図9に図示されているような、リードワード線WLBを活性化した後でライトワード線WLAを活性化する動作は、特に、図10のシステムのように、システムの全体がクロック信号CLに同期して動作する場合に好適である。
【0070】
以上に説明されているように、本実施形態の半導体装置1では、リードワード線WLBを活性化した後でライトワード線WLAを活性化することで、同一動作サイクルで同一行の異なるメモリセルにライト動作及びリード動作が行われた場合における、動作下限電圧の劣化が防止できる。また、同一動作サイクルで同一メモリセルにライト動作及びリード動作が行われる場合でも、読み出しデータは、かならずメモリセルに格納されていたデータとなることが保障できる。
【0071】
なお、本実施形態では2P-SRAMについて説明したが、図3Aに示すメモリセルを有し、その両ポートともリード及びライトが可能なDP-SRAMにおいても、同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に、リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで、上記と同様の効果を得る。」

E 「

図6」

F 「

図10」

2 引用発明

ア 上記記載事項Bの「本実施形態の半導体装置1は、ライトポートとリードポートの2つのポートを持つ2P-SRAMとして構成されている。詳細には、半導体装置1は、メモリセルアレイ2と、I/O回路4と、タイミング生成回路11と、ライトポート側周辺回路20Aと、リードポート側周辺回路20Bとを備えている。」との記載,及び「図6では、メモリセル3が、図3Aに図示された構成を有している場合のメモリセルアレイ2の構成が図示されている。ただし、メモリセル3は、図3Bに図示された構成を有していてもよい。」との記載,並びに上記記載事項Aの「図3Aは、8つのトランジスタで構成される8T DP-SRAMセルの構成の典型例を示しており、図3Bは、8T 2P-SRAMセルの構成の典型例を示している。」との記載から,引用例1には,“ライトポートとリードポートの2つのポートを持つ2P-SRAMとして構成されている半導体装置1であって,メモリセルアレイ2と,I/O回路4と,タイミング生成回路11と,ライトポート側周辺回路20Aと,リードポート側周辺回路20Bとを備え,前記2P-SRAMは,DP-SRAMとして構成され得”ることが記載されているといえる。

イ 上記記載事項Bの「メモリセルアレイ2には、メモリセル3が行列に配置されている」との記載から,引用例1には,“メモリセルアレイ2には,メモリセル3が行列に配置され”ていることが記載されているといえる。

ウ 上記記載事項Bの「I/O回路4は、入力ラッチ5と、ライトドライバ6と、マルチプレクサ7、8と、センスアンプ9と、出力ラッチ10とを備えている。入力ラッチ5と、ライトドライバ6と、マルチプレクサ7とは、書き込み動作に関与する回路群である。」との記載,及び「一方、マルチプレクサ8と、センスアンプ9と、出力ラッチ10とは読み出し動作に関与する回路群である。」との記載から,引用例1には,“I/O回路4は,入力ラッチ5と,ライトドライバ6と,マルチプレクサ7,8と,センスアンプ9と,出力ラッチ10とを備えており,入力ラッチ5と,ライトドライバ6と,マルチプレクサ7とは,書き込み動作に関与する回路群であり,マルチプレクサ8と,センスアンプ9と,出力ラッチ10とは読み出し動作に関与する回路群”であることが記載されているといえる。

エ 上記記載事項Cの「タイミング生成回路11は、半導体装置1の各回路のタイミング制御を行う。タイミング生成回路11は、クロック信号CLに同期して各種の制御信号(例えば、センスイネーブル信号SEやライトイネーブル信号WE)を生成する。」との記載から,引用例1には,“タイミング生成回路11は,半導体装置1の各回路のタイミング制御を行い,クロック信号CLに同期して各種の制御信号(例えば,センスイネーブル信号SEやライトイネーブル信号WE)を生成”することが記載されているといえる。

オ 上記記載事項Cの「I/O回路4の入力ラッチ5、ライトドライバ6、マルチプレクサ7、及び、ライトポート側周辺回路20Aがライトポートとして機能し、マルチプレクサ8、センスアンプ9、出力ラッチ10、及び、リードポート側周辺回路20Bがリードポートとして機能する。…中略…タイミング生成回路11は、ライトポートに属する回路群と、リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行う。…(中略)…共通のクロックに同期して、2つのポートを介してリード及びライトが行われる。」との記載から,引用例1には,“I/O回路4の入力ラッチ5,ライトドライバ6,マルチプレクサ7,及び,ライトポート側周辺回路20Aがライトポートとして機能し,マルチプレクサ8,センスアンプ9,出力ラッチ10,及び,リードポート側周辺回路20Bがリードポートとして機能し,タイミング生成回路11は,ライトポートに属する回路群と,リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行って共通のクロックに同期して,2つのポートを介してリード及びライトが行われ”ることが記載されているといえる。

カ 上記記載事項Dの「同一動作サイクルで同一メモリセルにライト動作及びリード動作が行われる場合でも、読み出しデータは、かならずメモリセルに格納されていたデータとなることが保障できる。」との記載,及び「両ポートともリード及びライトが可能なDP-SRAMにおいても、同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に、リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで、上記と同様の効果を得る。」との記載から,引用例1には,“同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に,リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで,読み出しデータは,かならずメモリセルに格納されていたデータとなることが保障できる効果を得る”ことが記載されているといえる。

キ 上記記載事項Dの「図10は、本実施形態の半導体装置1が使用されているシステムの構成の例を示すブロック図である。2つのCPU130A、130Bが、(2P-SRAMとして構成されている)本実施形態の半導体装置1に接続されている。CPU130Aは、半導体装置1にアドレスADD_A、チップ選択信号CE_A、及び、入力データDQ_Aを供給する。CPU130Bは、半導体装置1にアドレスADD_B、チップ選択信号CE_Bを供給すると共に、半導体装置1から出力される出力データDQ_Bを受け取る。図10のシステムでは、クロック信号CLがCPU130A、130B及び半導体装置1に共通に供給され、システムの全体がクロック信号CLに同期して動作する。」との記載から,引用例1には,“2つのCPU130A,130Bが半導体装置1に接続されたマルチプロセッサシステムであって,CPU130Aは,半導体装置1にアドレスADD_A,チップ選択信号CE_A,及び,入力データDQ_Aを供給し,CPU130Bは,半導体装置1にアドレスADD_B,チップ選択信号CE_Bを供給すると共に,半導体装置1から出力される出力データDQ_Bを受け取り,クロック信号CLがCPU130A,130B及び半導体装置1に共通に供給され,システムの全体がクロック信号CLに同期して動作するマルチプロセッサシステム”が記載されているといえる。

ク 以上上記ア乃至キより,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。

「ライトポートとリードポートの2つのポートを持つ2P-SRAMとして構成されている半導体装置1であって,メモリセルアレイ2と,I/O回路4と,タイミング生成回路11と,ライトポート側周辺回路20Aと,リードポート側周辺回路20Bとを備え,前記2P-SRAMは,DP-SRAMとして構成され得,
メモリセルアレイ2には,メモリセル3が行列に配置され,
I/O回路4は,入力ラッチ5と,ライトドライバ6と,マルチプレクサ7,8と,センスアンプ9と,出力ラッチ10とを備えており,入力ラッチ5と,ライトドライバ6と,マルチプレクサ7とは,書き込み動作に関与する回路群であり,マルチプレクサ8と,センスアンプ9と,出力ラッチ10とは読み出し動作に関与する回路群であり,
タイミング生成回路11は,半導体装置1の各回路のタイミング制御を行い,クロック信号CLに同期して各種の制御信号(例えば,センスイネーブル信号SEやライトイネーブル信号WE)を生成し,
I/O回路4の入力ラッチ5,ライトドライバ6,マルチプレクサ7,及び,ライトポート側周辺回路20Aがライトポートとして機能し,マルチプレクサ8,センスアンプ9,出力ラッチ10,及び,リードポート側周辺回路20Bがリードポートとして機能し,タイミング生成回路11は,ライトポートに属する回路群と,リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行って共通のクロックに同期して,2つのポートを介してリード及びライトが行われ,
同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に,リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで,読み出しデータは,かならずメモリセルに格納されていたデータとなることが保障できる効果を得ることができる,
2つのCPU130A,130Bが半導体装置1に接続されたマルチプロセッサシステムであって,CPU130Aは,半導体装置1にアドレスADD_A,チップ選択信号CE_A,及び,入力データDQ_Aを供給し,CPU130Bは,半導体装置1にアドレスADD_B,チップ選択信号CE_Bを供給すると共に,半導体装置1から出力される出力データDQ_Bを受け取り,クロック信号CLがCPU130A,130B及び半導体装置1に共通に供給され,システムの全体がクロック信号CLに同期して動作する
マルチプロセッサシステム。」

3 引用例2に記載された事項
原査定の拒絶の理由において引用した,本願の出願前に既に公知である,特開2001-135083号公報(平成13年5月18日公開。以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。

G 「【0018】<実施の形態1>図1は本発明の第1の実施形態に係るマルチポートメモリの概略構成図であり、図2は前記マルチポートメモリのメモリセルの構成を示したものである。説明を簡単にするために、本実施形態においては、2つの独立したポート(Aポート、Bポート)を持つデュアルポートメモリを用いて説明を進める。
【0019】図1、図2において、101はデータを格納するメモリセル100で構成されるメモリセルアレイであり、メモリセル100はデータを記憶するフリップフロップ構成のインバータと独立した2つのポートに対応するNチャネルトランジスタで構成される入出力ゲートからなり、データを出力するビット線対BL(A)とXBL(A)、BL(B)とXBL(B)、メモリセルに対するデータの入出力を制御するワード線WL1、ワード線WL2に接続されている。
【0020】102(A)、102(B)はアドレスを格納するアドレスレジスタであり、103(A)、103(B)は行アドレス情報を解読する行デコーダである。行デコーダ103(A)、103(B)の出力端子にはワード線の活性化タイミングを制御するワード線制御回路104(A)、104(B)が接続されている。
【0021】それぞれのビット線対は、該当する列アドレス情報に対応するビット線を選択する列選択回路106(A)、106(B)に入力され、その出力部には、読みだし時にはビット線上に読み出されたデータを増幅し外部へ出力を行い、書き込み時には選択されたメモリセル内へデータを書き込むI/O回路107(A)、107(B)が接続されている。
【0022】108(A)、108(B)はI/O回路107(A)、107(B)の間を結ぶバイパスバッファである。109は、Aポートに対するアドレス入力とBポートに対するアドレス入力が一致したことを検出するアドレス競合検出回路である。
【0023】また、110はアドレス競合検出回路109の競合検出信号と各々のポートに対するリード要求信号RRE(A),RRE(B)、ライト要求信号WRE(A),WRE(B)を入力とし、ワード線制御回路104(A)、104(B)、I/O回路107(A)、107(B)、バイパスバッファ108(A)、108(B)、ビット線を所定の電位に設定するプリチャージ回路105(A)、105(B)を制御するアクセス調停回路である。
【0024】以上のように構成されたマルチポートメモリについて、以下図1及び図2、図3を用いてその動作を説明する。ここで、図3はマルチポートメモリの概略の動作タイミングを示したものである。本実施形態においては、3サイクル期間中にアクセス競合が生じるサイクルと、生じないサイクルが入っているような場合を例にとり説明する。
【0025】本実施形態のマルチポートメモリでは、独立した2つのポートであるAポート、Bポートに対して各々別系統のアドレス信号およびリード要求信号、ライト要求信号が入力される。
【0026】本実施形態のマルチポートメモリにおいて、アクセス要求が来ていない初期状態においては、各ビット線はプリチャージ回路105(A)、105(B)によりプリチャージされている。
【0027】時刻T0においてAポートに対してライト要求が、Bポートに対してリード要求が発生し、かつアクセス競合が発生する場合について、アクセスの開始アドレスがアドレスAnを示していたとして説明する。
【0028】時刻T0においてメモリ領域に対するリード要求信号RRE(B)、ライト要求信号WRE(A)が発行され、同時にAポート、BポートにそれぞれアドレスAnが入力される。
【0029】アドレス競合検出回路109によりアドレスの比較が実施され、アクセス競合が生じていることが検出され、この検出結果がアクセス調停回路110に入力される。このときアクセス要求はAポートに対してライト、Bポートに対してはリードが要求されており、同一アドレスへのライト要求ではないことが検出される。
【0030】時刻T1で書き込みイネーブル信号WEE(A)がAポート側のワード線制御回路、I/O回路に出力される。この結果、列選択回路106(A)により選択されたビット線BL(A)、XBL(A)に対してI/O回路107(A)により書き込みデータが出力され、同時にAポートに対応するワード線WL(A)が活性化され、メモリセルに対するデータの書き込みが実施される。
【0031】同時に読み出しイネーブル信号REE(B)がBポート側のI/O回路に出力され、B側バイパスイネーブル信号RBE(B)がバイパスバッファ108(B)に出力される。
【0032】これにより、I/O回路107(A)上の書き込みデータがバイパスバッファ108(B)により直接I/O回路107(B)に出力され、外部バスへ読み出される。このとき、列選択回路(B)には読み出しイネーブル信号が発行されておらず、列選択回路によりI/O回路107(B)とメモリセルアレイは分断されており、メモリセル側からのデータとの衝突は発生しない。
【0033】この時点でAポート側のビット線からの書き込みが並行して行われているが、書き込みの前後でメモリセル内のデータが変更になる場合でも、Bポート側のビット線を経由してのデータ転送は発生しない。
【0034】すなわち、読みだしビット線上に誤読みだしの原因となりうるメモリセル内のデータと逆相の電位変化が発生しない。したがって、読みだし動作に対して余分なタイミングマージンを必要としない。
【0035】特に、I/O回路部にビット線の電位変化を増幅するセンスアンプ回路を使うメモリシステムにおいては、この逆相の電位変化は外部出力に対し不可逆なデータ出力を発生してしまう可能性を持ち、大きなタイミングマージンを必要とするため、本実施形態による高速化の効果が大きい。
【0036】また、アドレス競合検出回路109によりアドレスの比較が実施され、同一アドレスへのライト要求が検出された場合には、システムのプロトコルによりデータのコヒーレンシーを保護するようどちらかのポートからの書き込みを優先的に行うなどの処理が実行される。
【0037】時刻T2で読み出し要求のみが発行された場合には、読み出しイネーブル信号REE(B)が列選択回路(B)、I/O回路(B)、ワード線制御回路(B)に出力され、B側ポートのワード線WL(B)がアサートされ、メモリセルからビット線(B)にデータが読み出され、列選択回路(B)、I/O回路(B)を経由し外部へ出力される。
【0038】同様に時刻T4で書き込みのみが要求された場合には、アクセス調停回路から書き込みイネーブル信号のみが列選択回路(B)、I/O回路(B)、ワード線制御回路(B)に出力され、メモリへの書き込みが行われる。
【0039】以上のように本実施の形態のマルチポートメモリ、アクセス競合が起こった場合には、アクセス調停回路によりメモリセルへの書き込み要求に応じてA側の回路が動作し書き込みが行われ、バイパスイネーブルRBE(B)によりI/O回路107(A)から直接I/O回路107(B)にデータが出力される。
【0040】なお、本実施例では、アクセス調停回路が非優先となるリード要求ポート側のワード線制御回路をネゲートする。このためアクセス競合が生じた場合でもリード側ビット線上には余分な電位変化は生じない。余分な消費電流を削減できると同時に、過渡的なビット線電位変化に起因する誤読みだしを回避することが可能となる。
【0041】これにより、誤読みだし回避のための余分なタイミングマージンを削除できるため高速なマルチポートメモリを実現できる。」

4 引用例3に記載された事項
本願の出願前に既に公知である,特開平5-35577号公報(平成5年2月12日公開。以下,これを「引用例3」という。)には,関連する図面と共に,次の事項が記載されている。

H 「【0003】
【発明が解決しようとする課題】一般に、メモリ装置を制御する場合、プロセッサからの各信号とメモリ制御部からのクロックが非同期であると、プロセッサからの各信号をメモリ制御部のクロックに同期させてからメモリ装置の制御が始まるため、メモリ制御によりデータが確定するまでプロセッサをウェイト状態にしなければならず、高速アクセスができなかった。また、マルチプロセッサシステムにおいて、各プロセッサの種類が異なり、アクセスタイミングが異なると、上と同様に、マルチポートメモリ制御部のクロックに同期させる必要があるため、高速アクセスができなかった。この状況を、以下、図3および図4を用いて、単一プロセッサから成るシステムについて説明する。プロセッサ(CPU)から、プロセッサクロック(CPUCLK)に同期して出力されるリード(RD)またはライト(WR)コマンドは、上記プロセッサクロックとは異なるメモリ制御部のクロック(制御部CLK)の次のタイミングで有効となり(RD'およびWR')、メモリ装置に対してRAS,CAS信号が送られる。ここで、一般には、上述のCPUCLKと制御部CLKとが同期していないので、図4に示す如く、このタイミングのずれの分だけ、メモリ装置のアクセス開始時間が遅れることになる。この詳細を、より具体的に示したのが図10および図11である。ここでは、CPUとして後述する米国Intel社の80386SXを用い、CPUCLKを32MHz、メモリ制御部のクロック(制御部CLK)を25MHzとしたときに、メモリ装置をアクセスするのに、どの位の遅れが発生するかを示している。周知の如く、80386SXはT_(1),T_(2)の2サイクルで外部アクセスを終了するものであるが、80386SXの信号をメモリ制御部に取り込む際の制御部CLKの同期のための遅れと、メモリ制御部の信号を80386SXに送出する際のCPUCLKの同期のための遅れとが重なり、2サイクル(TW_(1),TW_(2))も余分に費していることがわかる。本発明は上記事情に鑑みてなされたもので、その目的とするところは、従来の技術における上述の如き問題を解消し、高速アクセスに有効なメモリアクセス方法を提供することにある。また、本発明の他の目的は、上述のメモリ高速アクセス方法を用いる装置を提供することにある。」

I 「

図3」

J 「

図11」


第5 対比・判断

1 本願発明1について
(1) 対比
本願発明1と引用発明とを対比する。

(あ)引用発明の「ライトポート」及び「リードポート」は,それぞれ本願発明1の「第1入出力ポート」及び「第2入出力ポート」に対応し,それぞれ,書込データ及び読出データが入出力されるものであるから,引用発明と本願発明1とは,下記の点(相違点1)で相違するものの,“第1書込データが入力される第1ポートと,前記第1ポートとは独立して設けられて第2読出データが出力される第2ポート”を備える“メモリ”の点で一致する。
また,引用発明は「メモリセルアレイ2には,メモリセル3が行列に配置され」ていて,当該「メモリセルアレイ2」には,上記「第1書込データ」が書き込まれることは明らかであるから,上記認定とあわせ,引用発明と本願発明1とはさらに,下記の点(相違点1)で異なるものの,“前記第1書込データを記憶する記憶部とを備えたメモリ”を有する点で一致する。

(い)引用発明の「2つのCPU130A,130Bが,半導体装置1に接続されたマルチプロセッサシステム」のうち,「CPU130A,130B」は,本願発明1の「第1処理装置」及び「第2処理装置」に対応する。そして,引用発明の「CPU130A」は,「入力データDQ_Aを供給」し,「CPU130B」は,「半導体装置1から出力される出力データDQ_Bを受け取」るものであり,上記(あ)の認定も踏まえ,引用発明と本願発明1とは,下記の点(相違点3,4)で相違するものの,“前記メモリにおいて入力される第1書込データを処理する第1処理装置”及び“前記メモリにおいて出力される第2読出データを処理する第2処理装置”を有する点で一致する。

(う)引用発明の「I/O回路4」は,「入力ラッチ5と,ライトドライバ6と,マルチプレクサ7,8と,センスアンプ9と,出力ラッチ10と」を備えており,「入力ラッチ5と,ライトドライバ6と,マルチプレクサ7とは,書き込み動作に関与する回路群であり,マルチプレクサ8と,センスアンプ9と,出力ラッチ10とは読み出し動作に関与する回路群」である。また,引用発明の「タイミング生成回路11」は,「半導体装置1の各回路のタイミング制御を行い,クロック信号CLに同期して各種の制御信号(例えば,センスイネーブル信号SEやライトイネーブル信号WE)を生成」するものである。
さらに,「I/O回路4の入力ラッチ5,ライトドライバ6,マルチプレクサ7,及び,ライトポート側周辺回路20Aがライトポートとして機能」し,「マルチプレクサ8,センスアンプ9,出力ラッチ10,及び,リードポート側周辺回路20Bがリードポートとして機能」するとともに,「タイミング生成回路11は,ライトポートに属する回路群と,リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行って共通のクロックに同期して,2つのポートを介してリード及びライトが行われ」ることから,これらのライトポート及びリードポートに係る回路群は,それぞれ,本願発明1の「クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第1処理装置のアクセスを制御する第1メモリアクセスコントローラ」及び「前記クロック信号に同期して動作し、前記デュアルポートメモリに対する前記第2処理装置のアクセスを制御する第2メモリアクセスコントローラ」に対応し,メモリの種類において異なるものの,引用発明と本願発明1とは,“クロック信号に同期して動作し,前記メモリに対する前記第1処理装置のアクセスを制御する第1メモリアクセスコントローラ”及び“前記クロック信号に同期して動作し,前記メモリに対する前記第2処理装置のアクセスを制御する第2メモリアクセスコントローラ”を有する点で一致する。

(え)上記(う)の認定を踏まえると,引用発明の「ライトポートとして機能」するところの,「I/O回路4の入力ラッチ5,ライトドライバ6,マルチプレクサ7,及び,ライトポート側周辺回路20A」と,「リードポートとして機能」するところの,「I/O回路4」の「マルチプレクサ8,センスアンプ9,出力ラッチ10,及び,リードポート側周辺回路20B」は,「タイミング生成回路11」によって「生成」される,「制御信号」により「タイミング制御」が行われて,「共通のクロックに同期して,2つのポートを介してリード及びライトが行われ」ることから,引用発明は,本願発明1の「前記第1メモリアクセスコントローラが前記デュアルポートメモリに第1書込データを書込む第1データ書込タイミング、前記第1メモリアクセスコントローラが前記デュアルポートメモリから第1読出データを読込む第1データ読込タイミング、前記第2メモリアクセスコントローラが前記デュアルポートメモリに第2書込データを書込む第2データ書込タイミング、及び前記第2メモリアクセスコントローラが前記デュアルポートメモリから第2読出データを読込む第2データ読込タイミングは、前記クロック信号に同期しており」との構成に対し,下記の点(相違点4)において相違するものの,“前記第1メモリアクセスコントローラが前記メモリに第1書込データを書込む第1データ書込タイミング,前記第2メモリアクセスコントローラが前記メモリから第2読出データを読込む第2データ読込タイミングは,前記クロック信号に同期している”点で一致するといえる。

(お)最後に,引用発明の「マルチプロセッサシステム」は本願発明1の「マルチプロセッサシステム」に相当し,上記(あ)乃至(え)の検討を踏まえると,引用発明と本願発明1とは,次の一致点及び相違点を有する。

〈一致点〉
第1書込データが入力される第1ポートと,前記第1ポートとは独立して設けられて第2読出データが出力される第2ポートと,前記第1書込データを記憶する記憶部とを備えたメモリと,
前記メモリにおいて入力される第1書込データを処理する第1処理装置と,
前記メモリにおいて出力される第2読出データを処理する第2処理装置と,
クロック信号に同期して動作し,前記メモリに対する前記第1処理装置のアクセスを制御する第1メモリアクセスコントローラと,
前記クロック信号に同期して動作し,前記メモリに対する前記第2処理装置のアクセスを制御する第2メモリアクセスコントローラと
を有し,
前記第1メモリアクセスコントローラが前記メモリに第1書込データを書込む第1データ書込タイミング,前記第2メモリアクセスコントローラが前記メモリから第2読出データを読込む第2データ読込タイミングは,前記クロック信号に同期している
マルチプロセッサシステム。

〈相違点1〉
本願発明1のメモリは,「第1書込データ」のほかに「第1読出データ」を出力できる,「第1入出力ポート」と,「第2読出データ」のほかに「第2書込データ」を入力できる,「第2入出力ポート」とを備える「デュアルポートメモリ」であるのに対し,引用発明のメモリは,「2P-SRAM」であって,「DP-SRAMとして構成され得」るものであるが,「ライトポート」及び「リードポート」が,さらに読出データや書込データを入出力するものであるかについての特定がなく,さらに,「メモリセルアレイ2」が本願発明1の「第2書込データ」に相当するデータを記憶することが特定されていない点。

〈相違点2〉
本願発明1が,「クロック信号を発信するクロック信号発信器」を有するのに対し,引用発明は,クロック信号を発信するクロック信号発信器について特定されていない点。

〈相違点3〉
本願発明1の「第1処理装置」及び「第2処理装置」が,「クロック信号に同期せずに動作」し,「第1処理装置」が「デュアルポートメモリにおいて入出力」される「第1書込データ」のほかに「第1読出データ」を処理し,「第2処理装置」が「デュアルポートメモリにおいて入出力」される「第2読出データ」のほかに「第2書込データ」を処理するものであるのに対し,引用発明の「2つのCPU130A,130B」は,「システムの全体がクロック信号CLに同期して動作」するものであって,それぞれが「入力データDQ_A」及び「出力データDQ_B」のほかに,さらに読出データ及び書込データを処理するものであることが特定されていない点。

〈相違点4〉
本願発明1が,「デュアルポートメモリから第1読出データを読込む第1データ読込タイミング」及び「デュアルポートメモリに第2書込データを書込む第2データ書込タイミング」が「前記クロック信号に同期して」いるのに対し,引用発明は,当該「第1データ読込タイミング」及び「第2データ書込タイミング」に相当する信号処理について特定されておらず,「クロック信号CLに同期」することについても特定されていない点。

〈相違点5〉
本願発明1が,「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第1メモリアクセスコントローラ及び前記第2メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」のに対し,引用発明は,「システムの全体がクロック信号CLに同期して動作」するものであって,「クロック信号CL」のタイミングがどのように設定されているか特定がされていない点。

(2) 相違点についての判断
事案に鑑み,先に相違点5について検討する。
引用発明は,「クロック信号CL」につき,「タイミング生成回路11」が「半導体装置1の各回路のタイミング制御を行い,クロック信号CLに同期して各種の制御信号(例えば,センスイネーブル信号SEやライトイネーブル信号WE)を生成」したり,「クロック信号CLがCPU130A,130B及び半導体装置1に共通に供給され,システムの全体がクロック信号CLに同期して動作する」ものに過ぎず,そのタイミングが,「デュアルポートメモリでのデータ書込みの終了タイミング」や「第1メモリアクセスコントローラ」及び「第2メモリアクセスコントローラ」のいずれか一方での「データ読込みのタイミングまでの遅延時間」,さらに,デュアルポートメモリの前記一方で「正規のデータを読込むためのセットアップ時間」とに基づいて設定されていることは特定されておらず,またそのこと自体周知技術ともいえない。
さらに,相違点5に係る構成に関しては,その他上記第4の記載事項G乃至Jにも記載されておらず,引用発明からは,当業者といえども相違点5に係る構成を導き出すことは容易とはいえず,したがって,上記その余の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明,引用例2乃至3に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2 本願発明2乃至10について
本願発明2乃至10は,本願発明1を直接又は間接的に引用するものであって,本願発明1の「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第1メモリアクセスコントローラ及び前記第2メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用例2乃至3に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第6 当審拒絶理由の概要

<特許法36条6項2号について>

当審より,本願は,特許請求の範囲の記載が,特に「クロック信号」につき不明確であり,特許法36条6項2号に規定する要件を満たしていない旨の拒絶理由を通知したが,上記第3に示すとおり補正され,本拒絶理由は解消した。


第7 原査定についての判断

令和2年3月30日付けの補正により,補正後の請求項1乃至10は,「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第1メモリアクセスコントローラ及び前記第2メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」という技術的事項を有するものとなった。当該「クロック信号は、前記デュアルポートメモリでのデータ書込みの終了タイミングから前記第1メモリアクセスコントローラ及び前記第2メモリアクセスコントローラのいずれか一方でのデータ読込みのタイミングまでの遅延時間と、前記デュアルポートメモリから前記一方で正規のデータを読込むためのセットアップ時間とに基づいて設定されている」ことは,原査定における引用文献1及び2(上記第4の引用例1及び2)には記載されておらず,本願出願前における周知技術でもないので,本願発明1乃至10は,当業者であっても,原査定における引用文献1及び2に基づいて容易に発明できたものではない。したがって,原査定を維持することはできない。


第8 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2020-05-14 
出願番号 特願2015-138698(P2015-138698)
審決分類 P 1 8・ 537- WY (G06F)
P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 篠塚 隆中村 康司  
特許庁審判長 田中 秀人
特許庁審判官 小林 秀和
山崎 慎一
発明の名称 マルチプロセッサシステム  
代理人 廣瀬 一  
代理人 田中 秀▲てつ▼  
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