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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1365792
審判番号 不服2019-9379  
総通号数 250 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-10-30 
種別 拒絶査定不服の審決 
審判請求日 2019-07-12 
確定日 2020-10-05 
事件の表示 特願2014- 4172「二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法」拒絶査定不服審判事件〔平成26年 7月24日出願公開、特開2014-135494、請求項の数(15)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成26年1月14日(パリ条約による優先権主張2013年1月14日(以下「本願優先日」という。)、韓国)の出願であって、平成30年1月24日付けで拒絶理由通知がされ、同年5月1日付けで手続補正がされ、同年7月3日付けで最後の拒絶理由通知がされ、同年10月3日付けで手続補正がされ、平成31年3月12日付けで平成30年10月3日付けの手続補正が却下されるとともに拒絶査定(原査定)がされた。
これに対し、令和1年7月12日に拒絶査定不服審判の請求がされると同時に手続補正がされ、同年9月19日に前置報告がされ、同年12月10日に請求人から前置報告に対する上申がされ、令和2年5月27日付けで拒絶理由通知がされ、同年7月17日付けで手続補正がされたものである。

第2 本願発明
本願請求項1-15に係る発明(以下、それぞれ「本願発明1」-「本願発明15」という。)は、令和2年7月17付けの手続補正で補正された特許請求の範囲の請求項1-15に記載された事項により特定される発明であり、本願発明1及び本願発明9は以下のとおりの発明である。

「【請求項1】
第1導電型にドーピングされたドリフト領域を持つ基板と、
前記基板の上面を垂直にエッチングして形成された長方形のトレンチと、
前記トレンチ内部の側壁に沿って配された長方形リング状のゲートと、
前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜と、
前記基板の上面に形成された第1導電型の第1ソース領域と、
前記トレンチの底面に形成された第1導電型の第2ソース領域と、
前記第1ソース領域と前記ドリフト領域との間に形成され、第1導電型と電気的に逆の第2導電型にドーピングされた第1ウェル領域と、
前記第2ソース領域と前記ドリフト領域との間に形成された第2導電型の第2ウェル領域と、を備え、
前記ソース電極と前記第1ソース領域との間にオーミックコンタクトを提供するために、前記第1ウェル領域と前記ソース電極との間に、前記第1ソース領域と水平方向に並列して配された第1オーミックコンタクト層と、
前記ソース電極と前記第2ソース領域との間にオーミックコンタクトを提供するために、前記第2ソース領域の中心部で前記第2ソース領域と隣接して、且つ前記第2ソース領域と水平方向に並列して配された第2オーミックコンタクト層と、をさらに含み、
前記第1ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり、
前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する半導体素子。」

「【請求項9】
第1導電型にドーピングされた下部領域と、前記下部領域上の第1導電型にドーピングされたドリフト領域と、を含む基板の上面を垂直にエッチングして長方形のトレンチを形成する段階と、
前記基板の上面及び前記トレンチの底面を第2導電型にドーピングし、第1ウェル領域と第2ウェル領域とをそれぞれ形成する段階と、
前記第1ウェル領域及び前記第2ウェル領域上に、第1導電型にドーピングされた第1ソース領域と第2ソース領域とをそれぞれ形成する段階と、
前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿ってゲート酸化膜を形成する段階と、
前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿って前記ゲート酸化膜上に長方形リング状のゲートを形成する段階と、を含み、
前記第1ウェル領域と前記第2ウェル領域とをそれぞれ形成する段階が、
前記トレンチの底面の中心部のみ露出され、底面のエッジが遮られるように前記トレンチの内部側壁を取り囲むマスクを形成する段階と、
前記基板の上面を第2導電型にドーピングして前記第1ウェル領域を形成し、前記トレンチの露出された底面を第2導電型にドーピングして前記第2ウェル領域を形成する段階と、を含み、
前記第1ソース領域と前記第2ソース領域とをそれぞれ形成する段階が、
前記マスクの厚さを増大させて前記第2ウェル領域のエッジ部分を前記マスクで覆って遮る段階と、
前記基板の上面にある前記第1ウェル領域を第1導電型にドーピングして前記第1ソース領域を形成し、前記第2ウェル領域が前記第2ソース領域の下部面及び側面を全体的に取り囲むように、前記第2ウェル領域の露出された中心部を第1導電型にドーピングして前記第2ソース領域を形成する段階と、を含み、
前記第1ソース領域の端領域と前記第2ソース領域の中心部とをそれぞれ第1導電型にドーピングして、前記第1ソース領域と水平方向に並列する第1オーミックコンタクト層と前記第2ソース領域と水平方向に並列する第2オーミックコンタクト層とをそれぞれ形成する段階をさらに含み、
前記第1ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり、
前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する半導体素子の製造方法。」

なお、本願発明2-8、10-15の概要は以下のとおりである。
本願発明2-8は、本願発明1を減縮した発明である。
本願発明10-15は、本願発明9を減縮した発明である。

第3 引用文献、引用発明等
1.引用文献1について
原査定の拒絶の理由に引用された引用文献1(特開2002-141505号公報)には、図面とともに次の事項が記載されている。

(1)「【特許請求の範囲】
【請求項1】第1導電型の高抵抗層表面に配置された第2導電型のベース領域と、前記ベース領域中に配置された第1導電型のソース領域とを備えた複数のセルを有する電界効果トランジスタであって、
前記高抵抗層には段差が形成され、前記セルの一部は前記段差の上側表面に配置され、残りのセルは段差の下側表面に配置され、
前記段差の上側表面に配置された上側セルの数は、前記段差の下側表面に配置された下側セルの数に比して多くなるように構成された電界効果トランジスタ。
・・・(略)・・・
【請求項3】前記上側セルは前記高抵抗層表面に点在して配置され、
前記段差は、点在する前記上側セルのそれぞれの周囲を取り囲むように配置され、前記ゲート絶縁膜及び前記ゲート電極膜は、前記上側セルの周囲を取り囲むように配置されたことを特徴とする請求項1又は請求項2のいずれか1項記載の電界効果トランジスタ。
【請求項4】前記下側セルのベース領域は、その平面形状が円形であることを特徴とする請求項1乃至請求項3のいずれか1項記載の電界効果トランジスタ。」

(2)「【0010】
【課題を解決するための手段】・・・(略)・・・
【0011】」本発明の電界効果トランジスタによれば、高抵抗層に形成された段差にゲート絶縁膜及びゲート電極を配置すると、上側セルにおいては、段差側面のゲート絶縁膜及びゲート電極に面した部分のベース領域がチャネル領域となるので、ベース領域の表面上にチャネル領域分の面積を確保する必要がない。
【0012】このため、ベース領域表面の外周部分にチャネル領域が形成されるため、互いに隣接するセルの間隔を、チャネル領域分だけ大きくする必要があるセル構造に比して、互いに隣接するセルの間隔を狭めることができ、従来に比して多数のセルを高抵抗層表面に配置することができる。
【0013】その結果、本発明の上側セルは、従来に比して多数配置することができ、下側セルよりもその数が多くなっており、かつ段差側面に面するベース領域は全てチャネル領域となるので、高抵抗層表面に点在して配置された上側セルの全周囲に段差を形成し、上側セルの全周囲にゲート絶縁膜及びゲート電極膜を配置することにより、上側セルの周囲は全てチャネル領域になるので、単位面積あたりのゲート幅を従来に比して長くすることができる。従って、従来に比して電界効果トランジスタの導通抵抗が低くなる。
【0014】なお、上述した構成の電界効果トランジスタにおいては、下側セルの平面形状を矩形にすることも考えられるが、この場合には、矩形の下側セルの角部に電界が集中するため、耐圧が低くなってしまうという問題がある。
【0015】そこで、本発明の電界効果トランジスタでは、少なくとも下側セルの平面形状を円形にしている。このように構成することにより、下側セルの角部に電界が集中して耐圧が低下することはない。」

(3)「【0018】
【発明の実施の形態】以下で図面を参照し、本発明の電界効果トランジスタを説明する。図1(b)は本発明の電界効果トランジスタの平面図であり、図1(a)は、図1(b)のA-A線断面図に対応している。図1(a)、(b)の符号1は本発明の一例の電界効果トランジスタを示している。
【0019】この電界効果トランジスタ1は、n^(+)型のシリコン基板11を有している。シリコン基板11表面には、エピタキシャル成長により、n型不純物からなる高抵抗層12が形成されている。
【0020】高抵抗層12の表面には、円形の孔が千鳥格子状に配置されている。各円形孔からは、6本の直線状の溝が放射状に突出している。これらの溝は、互いに隣り合う二本の溝の延伸方向がなす角が60°になるように配置されている。近接する三個の円形孔から突出した直線状の溝は、一点で交わり、三本の直線状の溝で一つのY字状の溝が形成されることになる。その結果、近接した三個の円形孔は、Y字状の溝で接続されることになる。円形孔は、その深さが直線状の溝と等しく、3.5μmである。また、円形孔の直径は8μmであり、溝の幅は1.0μmとなっている。
【0021】高抵抗層12の表面は、4個の直線状の溝と、2個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られるが、複数に仕切られた領域の高抵抗層12の表面と、円形孔の底面とには、それぞれ上側セル51、下側セル52が配置されている。
【0022】上側セル51は、高抵抗層12の表面にp型不純物が拡散されてなる上側ベース領域29を有している。上側ベース領域29は、その外縁部分が、円形孔及び直線状の溝の内部側面まで達している。上側ベース領域29表面の中央領域には、高濃度のp^(+)型不純物が拡散されてなり、その平面形状が略六角形の上側ソースコンタクト領域38が配置されている。上側ベース領域29表面の外縁部には、n型不純物が拡散されて成る上側ソース領域43が配置されている。この上側ソース領域43は上側ソースコンタクト領域38と接触して配置されている。また上側ベース領域29のうち、円形孔及び直線状の溝と面する部分は、上側チャネル領域99となっている。
【0023】他方、下側セル52は、円形孔の底部に位置する高抵抗層12の表面に配置され、p型不純物が拡散されてなる下側ベース領域28を有している。下側ベース領域28は、平面形状が円形に形成され、その外縁部が円形孔の内部底面に位置しており、円形孔の内部底面の外周より内側に納まるように配置されている。ここでは、下側ベース領域28の外縁が溝の外周より0.5μmだけ内側に位置している。下側ベース領域28表面の中央領域には、高濃度のp^(+)型不純物が拡散されてなり、平面形状が円形の下側ソースコンタクト領域39が配置されている。
【0024】下側ソースコンタクト領域39の外縁部には、n型不純物が拡散されて成る下側ソース領域44が配置されており、その外縁部は、下側ベース領域28の外縁部の内側に位置している。下側ベース領域28の表面においては、下側ベース領域28の外縁部と、下側ソース領域44の外縁部との間の領域は、下側チャネル領域98となっている。上側ベース領域29表面の不純物濃度は、下側ベース領域28表面の不純物濃度に比して低くなるように調整され、その結果、上側チャネル領域99、下側チャネル領域98の不純物濃度は互いにほぼ等しくなっている。
【0025】円形孔及び直線状の溝の内部側面から、それぞれの内部底面に位置する下側ソース領域44の一部までは、シリコン酸化膜からなるゲート絶縁膜が配置されている。図中では、円形孔の内部底面に位置するゲート絶縁膜を上側ゲート絶縁膜と称して符号31_(1)に示し、円形孔及び直線状の溝の内部側面に位置するゲート絶縁膜を下側ゲート絶縁膜と称して符号31_(2)に示す。この下側ゲート絶縁膜31_(2)の上部から上側ソース領域43には、下地酸化膜33が配置されている。
【0026】上側ゲート絶縁膜31_(1)、下側ゲート絶縁膜31_(2)及び下地酸化膜33の表面には、ポリシリコンからなるゲート電極膜22が配置されている。このゲート電極膜22は、その平面図を図1(b)に示すように、円形孔と、直線状の溝の全てにわたって網目状に配置されている。このゲート電極膜22は、上側ゲート絶縁膜31_(1)、下側ゲート絶縁膜31_(2)及び下地酸化膜33により、上側ソース領域43及び下側ソース領域44は、上側ベース領域29及び下側ベース領域28と絶縁されている。
【0027】このゲート電極膜22上には、ゲート電極膜22を被覆するように層間絶縁膜45が配置されている。ソース領域43、44と、ソースコンタクト領域38、39と、層間絶縁膜45の表面には、Alからなるソース電極膜46が配置されている。このソース電極膜46は、ソース領域43、44及びソースコンタクト領域38、39と接触し、電気的に接続されるとともに、層間絶縁膜45により、ゲート電極膜22と絶縁された状態にある。
【0028】シリコン基板11の裏面全面には、シリコン基板11とオーミック接合をとる金属膜からなるドレイン電極膜47が配置されている。このドレイン電極膜47は、シリコン基板11を介して高抵抗層12と電気的に接続されている。」

(4)「【0029】上述した構成の電界効果トランジスタ1の製造工程を以下で図3乃至図27を参照しながら説明する。図3乃至図23は、上側セル51及び下側セル52が形成された領域(以下でセル領域と称する。)の製造工程を示す断面図であり、図24乃至図27は、製造工程を説明する平面図である。
・・・(略)・・・
【0033】次いで、レジスト膜71を除去した後、PSG膜18及び下地酸化膜17をマスクにして、開口部82から露出する高抵抗層12をエッチングし、高抵抗層12に溝83を形成する。この溝83は、図24にその平面図を示すように、千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている。図24のC-C線断面図を図6に示す。
【0034】次に、図示しない基板の周縁部分のPSG膜18と、下地酸化膜17とを除去した後に、熱酸化法により、シリコン酸化膜19を0.05μmの厚みに堆積させる。このシリコン酸化膜19は、溝83の内部底面及び側面を覆っていてゲート酸化膜として機能する。その後、シリコン酸化膜19の表面にCVD法でポリシリコン層20を0.5μmの厚みに堆積させる。その状態を図7に示す。
【0035】次に、CVD法により、ポリシリコン層20の表面にPSG膜21を1μmの厚みに堆積させる。その状態を図8に示す。次いで、PSG膜21を所定時間エッチングする。すると、PSG膜21は、そのほとんどが除去され、溝内部に形成されたポリシリコン層20の側面に位置するPSG膜21が残存する。その状態を図9に示す。
【0036】次に、ポリシリコン層20を所定時間エッチングすると、高抵抗層12表面のポリシリコン層は除去され、ポリシリコン層は円形孔及び直線状の溝の内部底面の周辺部から内部側面の下方位置にかけて残存し、溝の内部底面の中央には開口84が形成される。残存したポリシリコン層をゲート電極膜と称し、符号22に示す。このゲート電極膜22は、図25にその平面図を示すように、円形孔の外周部分と、直線状の溝の全てとにわたって網目状に配置されている。図10は図25のD-D線断面図に対応している。
【0037】次いで、基板表面にp型不純物を照射する。すると、図11に示すように、p型不純物は開口84と、その直下のシリコン酸化膜19を介して溝の底部中央で露出する高抵抗層12の表面に注入され、p型注入層26が形成される。
【0038】次に、シリコン酸化膜19、PSG膜18及びPSG膜21を所定時間エッチングすると、PSG膜18及びPSG膜21は完全に除去されるとともに、シリコン酸化膜19も大部分が除去される。その結果、ゲート電極膜22と、その側方に位置する上側ボディ領域29との間のシリコン酸化膜が残存すると共に、ゲート電極膜22の下方に位置するシリコン酸化膜が残存し、溝の中央領域には開口85が形成され、高抵抗層12の表面が露出する。残存したシリコン酸化膜のうち、ゲート電極膜22の側方で残存したシリコン酸化膜を上側ゲート絶縁膜と称して図12の符号31_(1)に示し、ゲート電極膜22の下方で残存したシリコン酸化膜を下側ゲート絶縁膜と称して符号31_(2)に示す。
【0039】次いで、表面に所定量のp型不純物を照射する。すると、そのp型不純物は高抵抗層12の表面に注入され、p型注入層25が形成される。このp型不純物は溝の底部に形成されたp型注入層26にも注入され、このp型注入層26には、二度目のp型不純物注入がなされるので、その不純物濃度は、高抵抗層12表面のp型注入層25の表面濃度よりも高濃度になる(図13)。
【0040】次に、熱処理をすると、p型注入層25、26でp型不純物が拡散し、高抵抗層12の表面には上側ベース領域29が形成されるとともに、円形孔の底部の高抵抗層12表面には、表面形状が円形になる下側ベース領域28が形成される。このとき上側ベース領域29の外縁部分は溝の側面に達し、下側ベース領域28の外縁部分は、溝の外周よりも内側に位置している。この状態における平面図を図26に示す。また、図14に、図26のE-E線断面図を示す。
【0041】次いで、セル領域の上側ベース領域29の表面に熱酸化法で下地酸化膜33を成膜する(図15)。その後、上側のベース領域29及び下側のベース領域28の中央部分にそれぞれ開口87、86を有するレジスト膜73を形成する。
【0042】この状態でp型不純物をレジスト膜73表面に照射すると、p型不純物は上述の開口87、86を介して上側のベース領域29及び下側のベース領域28の中央部分にそれぞれ注入され、それぞれの表面にp型注入層36、35が形成される(図16)。
【0043】次に、レジスト膜73を除去し、熱処理すると、p型不純物が拡散し、セル領域ではp型注入層36、35の形成領域に、それぞれp型高濃度不純物からなる上側ソースコンタクト領域38と、下側ソースコンタクト領域39とが形成される(図17)。これらのソースコンタクト領域38、39は、その平面図を図27に示すように、平面形状が円形になっている。なお図17は、図27のF-F線断面図に対応している。
【0044】次いで、ソースコンタクト領域38、39の中央領域を被覆するレジスト膜74を形成し、このレジスト膜74をマスクにしてn型不純物を注入する。するとn型不純物は、図18に示すように、上側ベース領域29の表面に注入されてn型注入層41が形成されるとともに、下側ソースコンタクト領域39の外縁部の表面に注入されてn型注入層42が形成される。
【0045】次に、レジスト膜74を除去し、加熱処理をすると、n型注入層41、42のn型不純物が拡散し、n型注入層41、42の形成領域に、第1、第2のソース領域43、44が形成される(図19)。次いで、全面にCVD法でPSGからなる層間絶縁膜45を1μmの厚みに成膜する(図20)。
【0046】次に、層間絶縁膜45表面にレジスト膜75を形成する。このレジスト膜75は、セル領域においては上側ソース領域43及び上側ソースコンタクト領域38の形成領域と、下側ソース領域44及び下側ソースコンタクト領域39の形成された領域とにそれぞれ開口を有している。
【0047】このレジスト膜75をマスクにして、層間絶縁膜45を所定時間エッチングすると、図21に示すように、上側ゲート絶縁膜31_(1)と下地酸化膜33がエッチングされて開口部89、86がそれぞれ形成され、開口部89、86からそれぞれ上側ソース領域43及び上側ソースコンタクト領域38と、下側ソース領域44及び下側ソースコンタクト領域39とが露出する。
【0048】次いで、蒸着法により、表面全面にAlからなる金属膜77を成膜し(図22)、その後金属膜77をパターニングして、ソース領域43、44と電気的に接続するソース電極膜46を形成するとともに、図示しないゲート電極金属膜を形成する。このゲート電極金属膜はゲート電極膜22と電気的に接続される膜である。その後シリコン基板11の裏面に、シリコン基板11とオーミック接合を形成する金属膜を蒸着し、シリコン基板11の裏面全面にドレイン電極膜47を成膜する(図23)。以上説明した工程を経て、図1に示す電界効果トランジスタ1が完成する。」

(5)図6に示された断面図には、垂直な溝83が高抵抗層12に形成されていることが見てとれる。

(6)図1、図8-12は、以下のとおりのものである。







(7)したがって、上記引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。
「n型高抵抗層表面に配置されたp型ベース領域と、前記ベース領域中に配置されたn型ソース領域とを備えた複数のセルを有する電界効果トランジスタであって、
前記高抵抗層には段差が形成され、前記セルの一部は前記段差の上側表面に配置され、残りのセルは段差の下側表面に配置され、
前記段差の上側表面に配置された上側セルの数は、前記段差の下側表面に配置された下側セルの数に比して多くなるように構成され、
前記上側セルは前記高抵抗層表面に点在して配置され、
前記段差は、点在する前記上側セルのそれぞれの周囲を取り囲むように配置され、前記ゲート絶縁膜及び前記ゲート電極膜は、前記上側セルの周囲を取り囲むように配置され、
前記下側セルのベース領域は、その平面形状が円形であり、
一実施の形態の電界効果トランジスタ1は、
n^(+)型のシリコン基板11を有し、シリコン基板11表面には、n型高抵抗層12が形成され、
高抵抗層12の表面は、4個の直線状の溝と、2個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られるが、複数に仕切られた領域の高抵抗層12の表面と、円形孔の底面とには、それぞれ上側セル51、下側セル52が配置され、
高抵抗層12の表面は、4個の直線状の溝と、2個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られ、複数に仕切られた領域の高抵抗層12の表面と、円形孔の底面とには、それぞれ上側セル51、下側セル52が配置され、
上側セル51は、高抵抗層12の表面にp型上側ベース領域29を有し、上側ベース領域29表面の中央領域には、p^(+)型で、その平面形状が略六角形の上側ソースコンタクト領域38が配置され、上側ベース領域29表面の外縁部には、n型上側ソース領域43が配置され、
下側セル52は、円形孔の底部に位置する高抵抗層12の表面に、平面形状が円形のp型下側ベース領域28が配置され、下側ベース領域28表面の中央領域には、平面形状が円形のp^(+)型下側ソースコンタクト領域39が配置され、
下側ソースコンタクト領域39の外縁部には、n型下側ソース領域44が配置されており、
円形孔及び直線状の溝の内部側面から、それぞれの内部底面に位置する下側ソース領域44の一部までは、シリコン酸化膜からなるゲート絶縁膜が配置され、
ゲート電極膜22は、円形孔と、直線状の溝の全てにわたって網目状に配置されており、
ゲート電極膜22上には、ゲート電極膜22を被覆するように層間絶縁膜45が配置され、ソース領域43、44と、ソースコンタクト領域38、39と、層間絶縁膜45の表面には、ソース電極膜46が配置され、このソース電極膜46は、ソース領域43、44及びソースコンタクト領域38、39と接触し、電気的に接続されるとともに、層間絶縁膜45により、ゲート電極膜22と絶縁された状態にあり、
高抵抗層12の上面に形成される前記直線状の溝と前記円形孔は、千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている溝83を、垂直にエッチングすることにより形成される、電界効果トランジスタ1。」

(8)また、引用文献1には、次の技術的事項が記載されていると認められる。
「上述した電界効果トランジスタ1の製造工程であって、シリコン酸化膜19の表面にポリシリコン層20を堆積させ(図7)、次に、ポリシリコン層20の表面にPSG膜21を堆積させ(図8)、次いで、PSG膜21を所定時間エッチングし、溝内部に形成されたポリシリコン層20の側面に位置するPSG膜21を残存させ(図9)、次に、ポリシリコン層20を所定時間エッチングして、ポリシリコン層を円形孔及び直線状の溝の内部底面の周辺部から内部側面の下方位置にかけて残存させ、溝の内部底面の中央には開口84が形成され、残存したポリシリコン層をゲート電極膜と称し、このゲート電極膜22は、円形孔の外周部分と、直線状の溝の全てとにわたって網目状に配置されており(図10)、その後、PSG膜18及びPSG膜21を完全に除去するとともに、シリコン酸化膜19も大部分を除去し、残存したシリコン酸化膜をゲート絶縁膜とする(図12)、電界効果トランジスタ1の製造工程。」

2.引用文献2について
また、原査定の拒絶の理由に引用された引用文献2(特開昭62-37965号公報)には、図面とともに次の事項が記載されている。

(1)「DSA MOS は二重拡散によりチャンネルを形成するもので、ゲート酸化膜5aを介して形成された格子状のゲート多結晶シリコン膜6に囲まれた同一の拡散窓を介してチャンネル領域を形成するだめの不純物拡散(p型半導体層4)と、ソース領域を形成するだめの不純物拡散(n^(+ )型型半導体層8)とを行っているのが特徴である。・・・(略)・・・ゲート電極形状は格子状のものとストライプ状のものとが一般的であるが、ここでは格子状のものを示す。」(第2頁右上欄第7行?左下欄第2行)

(2)「第4図は本発明による縦形半導体装置のさらに他の実施例の構成を示す断面図であるが、第2絶縁膜および金属電極膜は省略してある。nオンn^(+)構造の半導体基体をn^(+)型半導体基板1とn型半導体層2をもって構成し、n型半層2の主面には凹所を形成する。このn型半導体層2の主面および凹所の表面にはゲート絶縁酸化膜5aを形成するとともに主面上に第1多結晶シリコン膜6aを形成し、凹所の側面には第2多結晶シリコン膜6bを形成する。さらに、これら多結晶シリコン膜6aおよび6bをインプラマスクとして不純物の注入を行ない、チャンネル領域を構成するn型半導体層4およびソース領域を構成するn^(+)型半導体層8を形成するとともに凹所の底部にもn型半導体層12とn^(+)型半導体層13形成する。
本例においては、n型半導体層2の主面と凹所の側面にまたがってチャンネル領域が形成されるとともに凹所の底部にもチャンネル領域が形成されているためチャンネル幅はきわめて長くなり、電流容量は著しく大きくなる。
本発明は上述した実施例に限定されるものではなく、幾多の変更や変形を加えることができる。例えば上述した実施例ではゲート電極材料を多結晶シリコンとしたがこれに限られるものではなく、Mo、Ni、Ti、Cr等の高融点金属や、モリブデンシリサイド、ニッケルシリサイド、白金シリサイド等の高融点金属でもよい。また、n型半導体層とn型半導体層の導電型は反対としてもよい。また、上述した実施例では断面形状が矩形またはU字状の凹所を形成したがV字状の凹所とすることもできる。」(第5頁左下欄第9行?右下欄第19行)

3.引用文献3について
また、原査定の拒絶の理由に引用された引用文献3(特表2008-532327号公報)には、図面とともに次の事項が記載されている。

「【0028】
図5は、誘電体スペーサ59を形成する付加的な処理ステップ後のデバイス10の高拡大部分断面図を示す。一実施例において、台座スタック構造56と第1誘電体層41の上に窒化ケイ素被膜を蒸着する。一例として、化学的蒸着技術を使用して、厚み約0.1ミクロンの窒化ケイ素被膜が蒸着される。次に、従来の異方性エッチバックステップを使用して、窒化ケイ素層の側壁または垂直表面68上の部分を残しながら窒化ケイ素層の台座スタック構造56および第1誘電体層41上の部分を除去して、誘電体スペーサ59を形成する。他の実施例において、ドープ領域47は、上記で説明したような角度をつけた注入条件を使用して、製作のこの段階で形成される。一実施例において、注入されたドーパントは同段階で続いて活性化・拡散もされ、台座スタック56の下に横方向の拡散を提供する。
【0029】
続いてさらなるステップにおいて、酸化ケイ素ウェットエッチングを使用して誘電体層41の開口部70内の部分を除去する。一例として、誘電体層41をエッチングするために、希釈フッ化水素酸(例えば、50:1)が使用される。典型的な実施例において、誘電体スペーサ59の下から誘電体層41の材料の下を切り落とす、または材料を除去して陥凹部分74を形成するために、エッチング時間が延長される(例えば、8から15分)。この方式で誘電体層41を陥凹させることにより、本体領域31に形成されたチャネル45(図1に示す)が確実に半導体層14内に延在し、チャネル電流をより効率的に流すことができるようになる。典型的な実施例において、部分74は、約0.1ミクロン未満の距離だけ誘電体スペーサ59の下に陥凹する。続いて開口部70内の主要面18において、熱酸化ケイ素が約0.0125ミクロンの厚みまで成長され、ゲート誘電体層43を形成する。
【0030】
図6は、付加的な処理後のデバイス10の高拡大部分断面図を示す。半導体製品571の共形層は、デバイス10の上に約0.1ミクロンから約0.15ミクロンの厚みまで蒸着される。続いて、開口部70および半導体製品571の共形層を介して主要面18にホウ素ドーパントが導入され、本体領域31にp型ドーパントを提供する。一例として、半導体製品571の共形層は非ドープポリシリコンを含み、ホウ素はその非ドープポリシリコンを介して半導体層14に注入される。領域31は、それぞれ約1.0×10^(13)原子/cm^(2)のドーズ量を有する最低でも2つのイオン注入物によってドープされ、50ボルトデバイスにはそれぞれ約45KeVおよび100KeVのエネルギーを有する2つの注入物が適している。
【0031】
図7は、さらなる処理後のデバイス10の高拡大部分断面図を示す。続いて、半導体製品571の共形層の上に半導体製品の第2共形層が蒸着され、両方の層をエッチングしてスペーサゲート57を提供する。一例として、半導体製品の第2共形層は、約0.2ミクロンのn型ポリシリコンを含み、イオン注入またはその他のドーピング技術を使用して、蒸着工程中または後にこれをドープしてよい。スペーサゲート57が形成された後、スペーサゲート57の表面およびゲート酸化物43の露出された部分に、追加で0.015ミクロンのゲート誘電体(例えば、酸化ケイ素)を加える。
【0032】
一実施例において、スペーサ57を形成するエッチングステップは、保護層54(図6)および誘電体スペーサ59の上部の露出も行う。続いて、保護層54が除去され、誘電体スペーサ59の上部がスペーサゲート57と導電層53との間から除去されるように、保護層54および誘電体スペーサ59の上部をエッチングし、これにより、導電層53とスペーサゲート57との間には間隙が残る。
【0033】
さらなるステップにおいて、ポリシリコン等の導電性材料が蒸着され、導電接続部分77を提供する。導電接続部分77は、保護層54および誘電体スペーサ59の部分を除去する際に形成された間隙を埋め、スペーサゲート57を導電層53に連結、または電気的に接続する。続いて、導電接続部分77をドープするため、および、ソース領域33にドーパントを提供するために、n型ドーピングステップが行われる。典型的な実施例において、このドーピングステップには、80KeVの注入エネルギーで、3.0×10^(15)原子/cm^(2)ドーズ量のヒ素注入が使用される。」

4.引用文献4について
また、原審の補正の却下の決定において引用された引用文献4(特開2002-184980号公報)には、図面とともに次の事項が記載されている。

(1)「【0047】ストライプ状のトレンチ121 の端に近い部分はドレイン部であり、その部分のトレンチ121 内には、トレンチ底部のn^(+ )ドレイン領域に接続された多結晶シリコンのドレイン接続導体(119 後出)があり、その上にドレイン電極112 が接触している。点線で囲んだトレンチ121 の中央部分はゲート電極部であり、トレンチ内の多結晶シリコンのゲート電極(110 後出)をつなぐランナー部分110aがシリコン基板上に絶縁膜を介して走り、その端の部分でゲート金属電極113 が接触している。
【0048】二本のトレンチ121 間には高濃度のn^(+ )ソース領域(103 後出)が形成されており、その上にソース電極111 が接触している。図1(a)、(b)はそれぞれ図2のA-A線に沿ったドレイン部、B-B線に沿ったゲート電極部の断面図である。図1(a)のドレイン部では、p型シリコン基板101 の表面層にpベース領域102 が形成され、そのpベース領域102 の表面層にn^(+ )ソース領域103 とp^(+ )コンタクト領域108 とが形成されている。n^(+ )ソース領域103 の表面から掘り下げられたトレンチ121 があり、そのトレンチ121 の深い部分の側壁部分から底部にかけてpボディ領域106 、n^(- )拡張ドレイン領域105 が形成されている。トレンチ121 の底部には、n^(+ )ドレイン領域104 が形成されている。
【0049】pベース領域102 に対向する部分のトレンチ121 内にはゲート酸化膜109 を挟んで多結晶シリコンのゲート電極110 が設けられており、n^(+) ドレイン領域104の表面に接触して設けられたドレイン接続導体119 とは層間絶縁膜118 で隔てられている。n^(+ )ソース領域103 とp^(+ )コンタクト領域108 との表面には共通に接触するソース電極111 が、またドレイン接続導体119 上にはドレイン電極112 が設けられている。114 はトレンチ121 の下部に形成された厚い酸化膜である。
【0050】図1(b)のゲート電極部では、ゲート電極110 が、p型基板101 の表面上からトレンチ121 の側壁、底面を伝って再び基板表面に達し、更に厚い酸化膜124を介して延び、そのランナー部110aに接触して設けられたゲート金属電極113 が見られる。各部の寸法、不純物濃度等は、一例として次のような値とする。
【0051】トレンチ121 の深さ6μm 、幅5μm。pボディ領域106 の側壁からの拡散深さ2μm、側壁表面濃度1×10^(16)cm^(-3)。n^(- )拡張ドレイン領域105 の側壁からの拡散深さ1μm、側壁表面濃度1×10^(17)cm^(-3)。厚い酸化膜114 の厚さ0.6μm 。トレンチ底面のn^(+ )ドレイン領域104の拡散深さ0.2μm、表面濃度1×10^(20)cm^(-3)。ゲート酸化膜109 の厚さ0.05μm 。pベース領域102 の拡散深さ1μm 、表面濃度1×10^(18)cm^(-3)。n^(+ )ソース領域103 の拡散深さ0.2μm、表面濃度1×10^(20)cm^(-3)。p^(+ )コンタクト領域108 の拡散深さ0.5μm 、表面濃度1×10^(20)cm^(-3)。」

(2)「【0075】半導体基板401 表面を掘り下げたトレンチ421 、422 の底面近くにゲート酸化膜409 を介してゲート電極410 を設け、n^(+ )ドレイン領域404 は基板上部に、n^(+ )ソース領域403 は第二トレンチ422 の底部のpベース領域402 内に設けている。第一トレンチ421 の側壁部分をn^(- )拡張ドレイン領域405 とし、パワーMOSFETの耐圧構造として利用している。420 はn^(+ )ソース領域403 とソース電極411 とをつなぐ多結晶シリコンのソース接続導体である。412 はドレイン電極である。
【0076】実施例2のTLPM/Sの図4(a)と違っている点は、第二トレンチ422 底部のpベース領域402 内にp^(+ )コンタクト領域408 が設けられ、そのp^(+ )コンタクト領域408 とソース電極411 とが多結晶シリコンのp^(+ )接続導体425 で接続されている点である。このTLPM/Sにおいてもトレンチ421 、422 を設け、電流経路を縦方向とすることにより、単位面積あたりのオン抵抗が小さくなり、また耐圧設計が容易になる等のメリットは同じように得られる。
【0077】図9(a)、(b)および10(a)、(b)は、図8に示した実施例1のトレンチ型ラテラルMOSFETの変形例の断面図である。図9(a)、(b)は、n^(+ )ソース領域403 が第二トレンチ422 の側壁まで形成されているものであり、チャネルは第二トレンチ422 の側壁のみに形成されるものである。図9(a)は、n^(+ )ソース領域403 とp^(+ )コンタクト領域408 とが、半導体基板401 内に直接形成されているものであり、図9(b)は、n^(+ )ソース領域403 とp^(+ )コンタクト領域408 とが、pベース領域402 内に形成されている。このようにn^(+ )ソース領域403 とp^(+ )コンタクト領域408 とが、pベース領域402 内に形成されていると、耐圧が向上する点と単位MOSFET間の電気的特性のバラツキを小さくできる点で好ましい。」

5.その他の文献について
また、前置報告書において引用された引用文献5(特開2005-72356号公報)には、図面とともに次の事項が記載されている。

(1)「【0029】
図1は、本発明のMOSFETを示す断面図である。本発明のMOSFETは、ドレイン領域2と、チャネル層3と、トレンチ4と、ゲート酸化膜5と、ゲート電極7と、一導電型不純物領域8と、ソース領域9と、ボディコンタクト領域10と、層間絶縁膜11と、ソース電極12と、ドレイン電極13とから構成される。
【0030】
n^(+)型のシリコン半導体基板1の上にn-型のエピタキシャル層からなるドレイン領域2を設け、その表面にp型の不純物を拡散してチャネル層3を設ける。
【0031】
トレンチ4は、チャネル層3のドレイン領域2まで達しない深さに設けられ、すなわちチャネル層3を貫通しない。また、図示は省略するが、平面形状においては図10と同様に複数のストライプ状に設けられる。トレンチ4内壁には、ゲート酸化膜5が駆動電圧に応じて数百Å程度に設けられる。
【0032】
トレンチ4側壁にはポリシリコンでサイドウォールを形成し、これをゲート電極7とする。サイドウォール形状であるのでトレンチ4底部の一部は露出し、ゲート電極7の開口部OPが形成される。
【0033】
n型不純物領域8は、開口部OP直下の、トレンチ4とドレイン領域2間に設けられ、一部はドレイン領域2に達している。ドレイン領域2よりも不純物濃度が高く且つソース領域9と同等かそれ以下の、例えば、2×10^(14)cm^(-3)程度の不純物濃度を有する。また、n型不純物領域8は、開口部OPよりも広く設けられる。さらに、図示は省略するがトレンチ4底部からトレンチ4側壁まで覆って設けられてもよい。
【0034】
ソース領域9は、トレンチ4に隣接したチャネル層3表面に設けられたn+型領域であり、ボディコンタクト領域10は、隣り合うソース領域9間のチャネル層3表面に設けられたp+型領域である。
【0035】
層間絶縁膜11は、開口部OPおよびトレンチ4内部に埋設された絶縁膜であり、ゲート電極7上を覆って設けられる。基板表面にはソース領域9およびボディコンタクト領域10にコンタクトするソース電極12が設けられ、基板裏面には金属蒸着によりドレイン電極13が設けられる。
【0036】
図1(B)には、トレンチ4付近の拡大図を示す。図の如く、本実施形態ではチャネル層3よりも浅いトレンチ4底部にn型不純物領域8が設けられ、n型不純物領域8がドレイン領域2に達している。また、n型不純物領域8の端部は、ゲート絶縁膜5を介してゲート電極7の一部と重畳して形成される。これにより、ゲート電極7にゲート電圧が印加されると、ソース領域9からn型不純物領域8のチャネル層3に、トレンチ4に沿って破線のごとくチャネルCHが形成される。
【0037】
チャネル層3の深さおよびトレンチ4の幅を従来構造(図8)と同じと仮定すると、本実施形態ではトレンチ4が浅い分、チャネルCHの長さを低減できる。すなわち、MOSFETのオン抵抗のチャネル抵抗成分を低減できる。
【0038】
また、トレンチ4を浅くすることで、ゲート-ソース間容量Cgsも低減できる。図1(A)の如くソース電極12はボディコンタクト領域10を介してチャネル層3ともコンタクトしているので、ゲート-ソース間容量Cgsは、チャネルCHとゲート電極7間の容量として考えられる。つまり、チャネルCHの長さが短くなることで、ゲート-ソース間容量Cgsを低減できる。更に、トレンチ4の底部で発生するゲート-ドレイン間容量Cgdも、ゲート電極7の開口部OP部分の容量が無くなるため、低減することができる。」

(2)「【0052】
第3工程(図4参照):トレンチ側壁にサイドウォール形状にゲート電極を形成する工程。
【0053】
まず、図4(A)の如く、全面にノンドープのポリシリコン6を堆積し、リンを高濃度に注入・拡散して高導電率化を図る。または不純物を含んだポリシリコン6の堆積でもよい。ポリシリコン6の膜厚は、トレンチ4の幅の1/2以下とし、トレンチ4内に形成する。
【0054】
次に図4(B)の如く、その後全面に堆積したポリシリコン層6をマスクなしでドライエッチして、トレンチ4側壁にサイドウォールを形成する。本実施形態ではこれをゲート電極7とする。サイドウォールであるので、トレンチ4底部は一部が露出し、ゲート電極7の開口部OPが形成される。」

(3)図1、図4は、以下のとおりのものである。





(4)引用文献5の上記記載及び図1、4からみて、当該引用文献5には、「トレンチ4が、チャネル層3のドレイン領域2まで達しない深さに設けられ、平面形状においては複数のストライプ状に設けられ、トレンチ4の側壁にサイドウォール形状のゲート電極7が形成され、トレンチ4の開口部に形成されたソース領域9からn型不純物領域8のチャネル層3に、トレンチ4に沿って側壁から底部を介してチャネルCHが形成されている構成のトレンチ構造MOSFETの発明が記載されており、当該ゲート電極7の形状は、トレンチ4の側壁に対向する面は平らであり、トレンチ4の中心部に向かう面は、ゲート電極7の幅が上部方向に沿って徐々に細くなる曲面状を有する」という技術的事項、及び「トレンチ4の側壁にサイドウォール形状にゲート電極7を形成する第3工程において、全面にポリシリコン6を堆積し、マスクなしでドライエッチングすることでトレンチ4の側壁にサイドウォールを形成し、これをゲート電極7とする」という技術的事項が記載されていると認められる。

第4 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。
ア 引用発明における「電界効果トランジスタ」、「n型」、「p型」、「n型高抵抗層12」、「シリコン基板11」、「ゲート電極膜22」、「シリコン酸化膜からなるゲート絶縁膜」、「上側ソース領域43」、「下側ソース領域44」、「上側ベース領域29」、「下側ベース領域28」、「上側ソースコンタクト領域38」、「下側ソースコンタクト領域39」、「ソース電極膜46」は、それぞれ、本願発明1における「半導体素子」、「第1導電型」、「第2導電型」、「ドリフト領域」、「基板」、「ゲート」、「ゲート酸化膜」、「第1ソース領域」、「第2ソース領域」、「第1ウェル領域」、「第2ウェル領域」、「第1オーミックコンタクト層」、「第2オーミックコンタクト層」、「ソース電極」に相当する。
引用発明における、「『直線状の溝』と『円形孔』とで構成されている『溝83』」は、本願発明1における「トレンチ」に相当する。

イ 引用発明では、「ゲート電極膜22は、円形孔と、直線状の溝の全てにわたって網目状に配置されて」いるから、本願発明1と引用発明とは、「前記トレンチ内部の側壁に沿って配された」「ゲート」を備える点で共通する。

ウ 引用発明では、「円形孔及び直線状の溝の内部側面から、それぞれの内部底面に位置する下側ソース領域44の一部までは、シリコン酸化膜からなるゲート絶縁膜が配置され」るから、本願発明1と引用発明とは、「前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜」を備える点で一致する。

エ 引用発明では、「上側セル51は、高抵抗層12の表面にp型上側ベース領域29を有し」、「上側ベース領域29表面の外縁部には、n型上側ソース領域43が配置され」るから、本願発明1と引用発明とは、「前記第1ソース領域と前記ドリフト領域との間に形成され、第1導電型と電気的に逆の第2導電型にドーピングされた第1ウェル領域」を備える点で一致する。

オ 引用発明では、「『上側ベース領域29表面の中央領域』には、『上側ソースコンタクト領域38が配置され』」、「ソース領域43、44と、ソースコンタクト領域38、39と、層間絶縁膜45の表面には、ソース電極膜46が配置され、このソース電極膜46は、ソース領域43、44及びソースコンタクト領域38、39と接触し、電気的に接続される」から、本願発明1と引用発明とは、「ソース電極と前記第1ソース領域との間にオーミックコンタクトを提供するために、前記第1ウェル領域と前記ソース電極との間に、第1オーミックコンタクト層」をさらに含む点で共通する。

カ 引用発明では、「『下側ベース領域28表面の中央領域』には、『p^(+)型下側ソースコンタクト領域39が配置され』」、「ソース領域43、44と、ソースコンタクト領域38、39と、層間絶縁膜45の表面には、ソース電極膜46が配置され、このソース電極膜46は、ソース領域43、44及びソースコンタクト領域38、39と接触し、電気的に接続される」から、本願発明1と引用発明とは、「前記ソース電極と前記第2ソース領域との間にオーミックコンタクトを提供するために、前記第2ソース領域の中心部で前記第2ソース領域と隣接する第2オーミックコンタクト層」をさらに含む点で共通する。

キ したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

<一致点>
「第1導電型にドーピングされたドリフト領域を持つ基板と、
前記基板の上面を垂直にエッチングして形成されたトレンチと、
前記トレンチ内部の側壁に沿って配されたゲートと、
前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜と、
前記基板の上面に形成された第1導電型の第1ソース領域と、
前記トレンチの底面に形成された第1導電型の第2ソース領域と、
前記第1ソース領域と前記ドリフト領域との間に形成され、第1導電型と電気的に逆の第2導電型にドーピングされた第1ウェル領域と、
前記第2ソース領域と前記ドリフト領域との間に形成された第2導電型の第2ウェル領域と、を備え、
前記ソース電極と前記第1ソース領域との間にオーミックコンタクトを提供するために、前記第1ウェル領域と前記ソース電極との間に、第1オーミックコンタクト層と、
前記ソース電極と前記第2ソース領域との間にオーミックコンタクトを提供するために、前記第2ソース領域の中心部で前記第2ソース領域と隣接する第2オーミックコンタクト層と、をさらに含む、
半導体素子。」

<相違点>
<相違点1>
本願発明1は、「長方形のトレンチ」、「長方形リング状のゲート」という構成を備えるのに対し、引用発明は、それぞれ「千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている溝83」、「ゲート電極膜22は、円形孔と、直線状の溝の全てにわたって網目状に配置されており」、という構成を備え、本願発明1の上記のような構成を備えていない点。
また、本願発明1は、「前記第1ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり」という構成を備えるのに対し、引用発明は、「上側セル51は、高抵抗層12の表面にp型上側ベース領域29を有し」、「上側ベース領域29表面の外縁部には、n型上側ソース領域43が配置され」という構成を備え、「『4個の直線状の溝と、2個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られ』た『上側ベース領域20』」の周辺を切れ目なく取り囲むものであり、「千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている溝83」の周辺を切れ目なく取り囲むものではなく、本願発明1の上記のような構成を備えていない点。

<相違点2>
本願発明1は、「前記第1ソース領域と水平方向に並列して配された第1オーミックコンタクト層」、「前記第2ソース領域と水平方向に並列して配された第2オーミックコンタクト層」という構成を備えるのに対し、引用発明は、「上側ソースコンタクト領域38」、「下側ソースコンタクト領域39」は、そのような構成を備えていない点。

<相違点3>
本願発明1は、「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成を備えるのに対し、引用発明はそのような構成を備えていない点。

(2)相違点についての判断
事案に鑑みて、上記相違点3について先に検討すると、相違点3に係る本願発明1の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成について、上記「第3」5.の引用文献5に記載されているとおり、「当該ゲート電極7の形状は、トレンチ4の側壁に対向する面は平らであり、トレンチ4の中心部に向かう面は、ゲート電極7の幅が上部方向に沿って徐々に細くなる曲面状を有する」という技術的事項は、本願優先日前において、公知であったといえる。

一方、引用文献1の上記「第3」1.のとおり、引用文献1に記載の技術的事項は、「上述した電界効果トランジスタ1の製造工程であって、シリコン酸化膜19の表面にポリシリコン層20を堆積させ(図7)、次に、ポリシリコン層20の表面にPSG膜21を堆積させ(図8)、次いで、PSG膜21を所定時間エッチングし、溝内部に形成されたポリシリコン層20の側面に位置するPSG膜21を残存させ(図9)、次に、ポリシリコン層20を所定時間エッチングして、ポリシリコン層を円形孔及び直線状の溝の内部底面の周辺部から内部側面の下方位置にかけて残存させ、溝の内部底面の中央には開口84が形成され、残存したポリシリコン層をゲート電極膜と称し、このゲート電極膜22は、円形孔の外周部分と、直線状の溝の全てとにわたって網目状に配置されており(図10)、その後、PSG膜18及びPSG膜21を完全に除去するとともに、シリコン酸化膜19も大部分を除去し、残存したシリコン酸化膜をゲート絶縁膜とする(図12)、電界効果トランジスタ1の製造工程」であり、ポリシリコン層20を堆積させ、次にその表面にPSG膜21を堆積させ、所定時間エッチングし、溝内部に形成されたポリシリコン層20の側面にPSG膜21を残存させ、次に、ポリシリコン層20をエッチングするものであるから、ここで、引用文献5に記載の技術的事項において、「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成が公知であるとしても、引用発明において、引用文献5に記載の技術的事項を適用することは、(a)ポリシリコン層20を堆積し、次に、マスクなしでポリシリコン層20をエッチングすることとなり、その次のPSG膜21の堆積ないしポリシリコン層20のエッチングができなくなり阻害要因があり、あるいは、(b)ポリシリコン層20を堆積し、次のPSG膜21の堆積から、PSG膜18及びPSG膜21の完全な除去とシリコン酸化膜19の大部分の除去によりポリシリコン層20の「第2の側面」を露出させ(図12)、次に、マスクなしでポリシリコン層20をエッチングすることとなり、工程が増えるので、動機付けがない。

そうすると、電界効果トランジスタ1の製造工程についての引用文献1に記載の技術的事項を勘案すると、引用発明に、引用文献5に記載の技術的事項を適用することは、阻害要因があるか、あるいは動機付けがない。
また、相違点3に係る本願発明1の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成は、上記引用文献1-4には記載されていない。
したがって、上記相違点1、2について判断するまでもなく、本願発明1は、当業者であっても引用発明、引用文献1-5に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-8について
本願発明2-8も、本願発明1の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献1-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3.本願発明9-15について
本願発明9は、本願発明1に対応する方法の発明であり、本願発明1の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」と同一の構成を備えるものであるから、本願発明1と同様の理由により、当業者であっても、引用発明、引用文献1-4に記載された技術的事項に基づいて容易に発明できたものとはいえない。
本願発明10-15も、本願発明1、9の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」と同一の構成を備えるものであるから、本願発明1と同様の理由により、当業者であっても、引用発明、引用文献1-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は、請求項1-16について上記引用文献1-3に基づいて、当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら、令和2年7月17日付け手続補正により補正された請求項1、9は、いずれも「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第1側面、前記トレンチの中心に向かう第2側面を含み、前記ゲートの第1側面は、平らで、前記ゲートの第2側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成を有するものとなっており、上記のとおり、本願発明1-15は、上記引用文献1に記載された発明及び上記引用文献1-5に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。

第6 当審拒絶理由について
特許法第36条第6項第2号について
(1)当審では、請求項1には、「前記基板の上面を垂直にエッチングして形成されたトレンチ」、「前記トレンチ内部の側壁に沿って配されたゲート」、「前記第1ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり」と記載されているが、請求項1では、トレンチの形状、ゲートの形状について特定されていないので、「前記トレンチの周辺を切れ目なく取り囲む長方形リング状」とは、どのよう形状を意味するのか不明りょうであるとの拒絶の理由、及び請求項10には、「前記第1ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり」と記載されているが、請求項10では、トレンチの形状、ゲートの形状について特定されていないので、「前記トレンチの周辺を切れ目なく取り囲む長方形リング状」とは、どのような形状を意味するのか不明りょうであるとの拒絶の理由を通知している。
しかしながら、令和2年7月17日付けの手続補正により、請求項1の「前記基板の上面を垂直にエッチングして形成されたトレンチ」は、「前記基板の上面を垂直にエッチングして形成された長方形のトレンチ」と、「前記トレンチ内部の側壁に沿って配されたゲート」は、「前記トレンチ内部の側壁に沿って配された長方形リング状のゲート」と補正され、補正前の請求項10も補正後の請求項9のように同様に補正された結果、この拒絶の理由は解消した。

(2)当審では、請求項1を引用する請求項5における、「前記ゲート」が、「前記トレンチ内部の側壁に沿って」「円形」、「または直線状に形成されている」との記載は、請求項1の記載と矛盾するので、明確でないとの拒絶の理由を通知しているが、令和2年7月17日付け手続補正により、請求項5は削除された結果、この拒絶の理由は解消した。

第7 むすび
以上のとおり、本願発明1-15は、当業者が引用発明及び引用文献1-5に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって、原査定の理由及び当審で通知した拒絶の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。

 
審決日 2020-09-14 
出願番号 特願2014-4172(P2014-4172)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 恩田 和彦  
特許庁審判長 辻本 泰隆
特許庁審判官 小川 将之
恩田 春香
発明の名称 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法  
代理人 阿部 達彦  
代理人 実広 信哉  
代理人 木内 敬二  
代理人 崔 允辰  
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