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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1367358
審判番号 不服2019-15070  
総通号数 252 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-12-25 
種別 拒絶査定不服の審決 
審判請求日 2019-11-10 
確定日 2020-11-11 
事件の表示 特願2017-500019「バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び方法」拒絶査定不服審判事件〔平成28年 1月 7日国際公開,WO2016/004238,平成29年 9月 7日国内公表,特表2017-526168,請求項の数(12)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,2015年(平成27年)7月1日(パリ条約による優先権主張 2014年7月1日 米国)を国際出願日とする出願であって,その手続の経緯の概要は,以下のとおりである。
平成29年 1月 4日 :国内書面
平成30年12月12日付け:拒絶理由通知
令和 1年 5月20日 :意見書
令和 1年 5月20日 :手続補正書
令和 1年 7月 5日付け:拒絶査定(以下「原査定」という。)
令和 1年11月10日 :審判請求
令和 1年11月10日 :手続補正書
令和 2年 8月26日付け:拒絶理由通知(最後)
令和 2年 9月 3日 :意見書
令和 2年 9月 3日 :手続補正書
令和 2年 9月17日 :手続補正書(以下この手続補正書による手続補正を「本件補正」という。)

第2 原査定の概要
原査定の概要は次のとおりである。
1(進歩性)本願請求項1-12に係る発明は,本願出願前に頒布された以下の引用文献1-5に基づいて,本願出願前にその発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.米国特許出願公開第2011/0037165号明細書
2.米国特許出願公開第2002/0055255号明細書
3.米国特許出願公開第2011/0291249号明細書
4.特開2001-144217号公報
5.米国特許第4463059号明細書

第3 当審拒絶理由の概要
令和 2年 8月26日付け拒絶理由通知(最後)(以下「当審拒絶理由」という。)の概要は次のとおりである。
1(明確性要件)この出願は,特許請求の範囲の請求項1ないし12の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。

第4 本願発明
1 本願請求項1-12に係る発明(以下,それぞれ「本願発明1」-「本願発明12」という。)は,令和2年9月17日付けの手続補正書で補正された特許請求の範囲の請求項1-12に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。(下線は補正箇所である。)
「【請求項1】
半導体デバイスを製造する方法であって,
キャリアを提供することであって,前記キャリアが,絶縁性プレートの堅い基板と,第1の接着剤層とコアベースフィルムと第2の接着剤層とを有するテープとを含み,前記第2の接着剤層が前記基板に取り付けられる,前記キャリアを提供することと,
前記第1の接着剤層上に半導体チップのセットを取り付けることであって,前記半導体チップのセットが,分離されておらず,前記半導体チップのセットの2つの隣接する半導体チップの間に物理的な接触を含み,前記半導体チップのセットが側壁を備えた矩形を形成し,前記半導体チップのセットの端子が前記第1の接着剤層から離れて面する金属バンプを有する,前記半導体チップのセットを取り付けることと,
前記金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネートすることであって,前記絶縁性材料が前記側壁を囲むフレームを形成する,前記ラミネートすることと,
前記金属バンプの一部分が露出されるまで前記絶縁性材料をグラインドすることと,
前記基板と前記半導体チップのセットとをプラズマ洗浄して冷却することと,
少なくとも1つの金属の層を前記露出された金属バンプと前記絶縁性材料との上にスパッタすることと,
前記第1の接着剤層を解放するために温度を上げることにより前記キャリアを取り除くことと,
個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって,各個別のデバイスが,露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する,前記ダイシングすることと,
を含む,方法。」

2 本願発明2-12は,本願発明1を減縮した発明である。

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)(日本語訳は,当審で作成した。)
「[0001] The present invention relates in general to semiconductor devices and, more particularly, to a semiconductor device and method of mounting a semiconductor die to a heat spreader on a temporary carrier and forming polymer layers and conductive layers over the die.」
(日本語訳:[0001] 本発明は一般的な半導体デバイスに関し,より詳細には,半導体デバイスならびに半導体ダイを仮キャリア上のヒートスプレッダに実装する方法およびポリマー層と導電層とをダイの上に形成する方法に関する。)

「[0033] FIGS. 3a-3k illustrate, in relation to FIGS. 1 and a-2c, a process of mounting semiconductor die to a heat spreader on a temporary carrier and forming polymer layers and conductive layers over the die. In FIG. 3a, semiconductor wafer 120 contains a plurality of semiconductor die 122 separated by saw street 124. Each semiconductor die 122 contains analog or digital circuits implemented as active devices, passive devices, conductive layers, and dielectric layers formed within the die and electrically interconnected according to the electrical design and function of the die. For example, the circuit may include one or more transistors, diodes, and other circuit elements formed within the active surface of the die to implement analog circuits or digital circuits, such as digital signal processor (DSP), ASIC, memory, or other signal processing circuit. Semiconductor die 122 may also contain IPD, such as inductors, capacitors, and resistors, for RF signal processing. A typical RF system requires multiple IPDs in one or more semiconductor packages to perform the necessary electrical functions.
[0034] In FIG. 3b, a wafer-form substrate or carrier 130 contains temporary or sacrificial base material such as silicon, polymer, polymer composite, metal, ceramic, glass, glass epoxy, beryllium oxide, or other suitable low-cost, rigid material or bulk semiconductor material for structural support. In one embodiment, carrier 130 is 20.3 centimeters (cm) in diameter. Adhesive tape 132 is formed on carrier 130, as shown in FIG. 3c. An array of conductive heat spreaders 134 is disposed on adhesive tape 132, as shown in FIGS. 3b and 3d. Heat spreaders 134 can be Al, Cu, or another material with high thermal conductivity to provide heat dissipation. Semiconductor die 122 are singulated from wafer 120 and picked and placed onto heat spreader 134 with back surface 135 of the die oriented toward heat spreader 134 and contact pads 138 and active surface 140 of the die oriented away from carrier 130. An optional die attach adhesive or thermal interface layer (TIM) 136 holds semiconductor die 122 in place during the re-array of the die onto heat spreaders 134.
[0035] In FIG. 3e, an insulating layer 142 is formed over semiconductor die 122 and heat spreader 134. The insulating layer 142 can be one or more layers of polyimide, BCB, PBO, polynorbornene, epoxy resin with filler, epoxy acrylate with filler, or other polymer material. The insulating layer 142 is formed using printing, spin coating, or spray coating. The insulating layer 142 eliminates the need for a molding process. The insulating layer 142 is planarized to expose contact pads 138. In FIG. 3f, a plurality of vias 144 are drilled or etched into insulating layer 142. Vias 144 extend down to heat spreader 134.
[0036] In FIG. 3g, an electrically conductive layer 146 is formed over insulating layer 142 and into vias 144 using a patterning and metal deposition process such as PVD, CVD, sputtering, electrolytic plating, or electroless plating process. Conductive layer 146 can be one or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. One portion of conductive layer 146 is electrically connected to contact pads 138 of semiconductor die 122; another portion of conductive layer 146 is thermally connected to heat spreader 134. Other portions of conductive layer 146 can be electrically common or electrically isolated depending on the design and function of the semiconductor device.
[0037] In FIG. 3h, an insulating layer 148 is formed over insulating layer 142 and conductive layer 146. The insulating layer 148 can be one or more layers of polyimide, BCB, PBO, polynorbornene, epoxy resin with filler, epoxy acrylate with filler, or other polymer material. The insulating layer 148 is formed using printing, spin coating, or spray coating. In FIG. 3i, a portion of insulating layer 148 is removed by drilling or etch development process to form vias 150 down to conductive layer 146.
[0038] In FIG. 3j, an electrically conductive layer 152 is formed over insulating layer 148 and into vias 150 using a patterning and metal deposition process such as PVD, CVD, sputtering, electrolytic plating, or electroless plating process. Conductive layer 152 can be one or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. One portion of conductive layer 152 is electrically connected to conductive layer 146. Other portions of conductive layer 152 can be electrically common or electrically isolated depending on the design and function of the semiconductor device. Conductive layers 146 and 152 use redistribution to transfer signals from a peripheral layout to an area array.
[0039] In FIG. 3k, a solder masking layer 154 is formed over conductive layer 152 and insulating layer 148 with openings to expose conductive layer 152 for next level interconnect.
[0040] An electrically conductive bump material is deposited over conductive layer 152 using an evaporation, electrolytic plating, electroless plating, ball drop, or screen printing process. The bump material can be Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder, and combinations thereof, with an optional flux solution. For example, the bump material can be eutectic Sn/Pb, high-lead solder, or lead-free solder. The bump material is bonded to conductive layer 152 using a suitable attachment or bonding process. In one embodiment, the bump material is reflowed by heating the material above its melting point to form spherical balls or bumps 156. In some applications, bumps 156 are reflowed a second time to improve electrical contact to conductive layer 152. The bumps can also be compression bonded to conductive layer 152. Bumps 156 represent one type of interconnect structure that can be formed over conductive layer 152. The interconnect structure can also use bond wires, stud bump, micro bump, or other electrical interconnect.
[0041] Carrier 130 and adhesive tape 132 are removed by mechanical peel-off, CMP, mechanical grinding, thermal bake, laser scanning, or wet stripping. Semiconductor die 122 are singulated into individual units using a saw blade or laser cutting tool.
[0042] FIG. 4 shows WLCSP 160 with back surface 135 of semiconductor die 122 directly mounted to heat spreader 134. Heat spreader 134 dissipates heat generated by semiconductor die 122. Heat spreader 134 also blocks or absorbs electromagnetic interference (EMI), radio frequency interference (RFI), and other inter-device interference. Heat spreader 134 is grounded through conductive layers 146 and 152 to bumps 156. Polymer layers 142 and 148, as formed around and over semiconductor die 122, eliminate the need for a molding process. Conductive layers 146 and 152 provide a short signal path from contact pads 138 to bumps 156 for a higher operating speed and good electrical performance for semiconductor die 122.」
(日本語訳:【0033】図3a?3kは,図1およびa?2cに関連して,仮キャリア上のヒートスプレッダに半導体ダイを実装するプロセスと,ダイの上にポリマー層と導電層とを形成するプロセスとを示す。図3aにおいて,半導体ウェハ102は,ソー切断線124によって分割された複数の半導体ダイ122を含む。各半導体ダイ122は,ダイ内部に形成されてダイの設計や機能に応じて電気的に相互接続されるアクティブデバイス,パッシブデバイス,導電層,および誘電層として実行されるアナログ回路またはデジタル回路を含む。例えば,回路は一以上のトランジスタ,ダイオード,およびダイのアクティブ領域内に形成され,アナログ回路またはデジタル回路を実行する,デジタル信号プロセッサ(DSP),ASIC,メモリ,または他の信号処理回路等の他の回路要素を含んでもよい。半導体ダイ122はまた,RF信号処理の目的で,インダクタ,コンデンサ,およびレジスタ等のIPDを含んでもよい。一般的なRFシステムは,必要な電気的機能を実行するために,一以上の半導体パッケージ内に複数のIPDを必要とする。
【0034】図3bにおいて,ウェハ形状基板またはキャリア130は,シリコン,ポリマー,ポリマー複合材料,金属,セラミック,ガラス,ガラスエポキシ,酸化ベリリウム,または他の適切な構造サポート向けの安価で硬質の材料もしくはバルク半導体材料等の一時的または犠牲ベース材料を含む。一実施形態によると,キャリア130は20,3センチメートル(cm)の直径を有する。図3cに示すように,接着性テープ132はキャリア130上に形成される。図3bおよび3dに示すように,導電性ヒートスプレッダ134のアレイが,接着性テープ132上に配置される。ヒートスプレッダ134は,Al,Cu,または,熱放散を提供する他の高熱伝導性材料であってよい。半導体ダイ122はウェハからダイシングされ,ダイの裏面135がヒートスプレッダ134と導電パッド138とに方向づけされ,ダイのアクティブ表面140がキャリア130にヒートスプレッダ134上にピック&プレースされる。任意のダイアタッチ接着またはサーマルインターフェース層(TIM)136によって,ヒートスプレッダ134上でのダイのリアレイの間,半導体ダイ122を所定の場所に保持する。
【0035】図3eにおいて,絶縁層142は,半導体ダイ122とヒートスプレッダ134との上に形成される。絶縁層142は,ポリイミド,BCB,PBO,ポリノルボルネン,充填剤を含むエポキシ樹脂,充填剤を含むエポキシアクリレート,または他のポリマー材料から成る一以上の層でもよい。絶縁層142は,印刷,スピンコーティング,またはスプレーコーティングを使って形成される。絶縁層142は,モールディングプロセスを不要とする。絶縁層142は,導電パッド138を露出するように平坦化される。図3fにおいて,複数のビア144がドリルまたはエッチングによって絶縁層142に設けられる。ビア144は,ヒートスプレッダ134まで下方に伸びる。
【0036】図3gにおいて,導電層146は,PVD,CVD,スパッタリング,電解めっき,または無電解めっきプロセス等の金属堆積プロセスを使ったパターニングによって,絶縁層142上およびビア144内部に形成さる。導電層146は,Al,Cu,Sn,Ni,Au,Ag,または他の適切な導電材料から成る一以上の層であってよい。導電層146の一部位は半導体ダイ122の導電パッド138に電気的に接続され,導電層146の他部位はヒートスプレッダ134に熱的に接続される。導電層146の他の部位は,半導体デバイスの設計および機能に応じて,電気的に共通または絶縁され得る。
【0037】図3hにおいて,絶縁層148は絶縁層142および導電層146の上に形成される。絶縁層148は,ポリイミド,BCB,PBO,ポリノルボルネン,充填剤を含むエポキシ樹脂,充填剤を含むエポキシアクリレート,または他のポリマー材料から成る一以上の層であってよい。絶縁層148は印刷,スピンコーティング,またはスプレーコーティングを使用して形成される。図3iにおいて,絶縁層148の一部がドリル加工または他のエッチング現像プロセスによって取り除かれ,ビア150を導電層146まで下方に形成する。
【0038】図3jにおいて,PVD,CVD,スパッタリング,電解めっき,または無電解めっきプロセス等のパターニングおよび金属堆積プロセスによって,導電層152は絶縁層148上およびビア150内部に形成される。導電層152は,Al,Cu,Sn,Ni,Au,Ag,または他の適切な導電材料から成る一以上の層であってよい。導電層152の一部位は導電層146電気的に接続される。導電層152の他の部位は,半導体デバイスの設計および機能に応じて,電気的に共通または絶縁され得る。導電層146および152は,信号を周辺レイアウトからエリアアレイに伝送するのに,再分配を使用する。
【0039】図3kにおいて,はんだマスク層154が,導電層152と絶縁層148との上に,次レベルの相互接続のための導電層152を露出させる開口部とともに形成される。
【0040】導電性バンプ材料は,蒸着,電解めっき,無電解めっき,落錘加工,またはスクリーン印刷プロセスを使って導電層152上に堆積される。バンプ材料はAl,Sn,Ni,Au,Ag,Pb,Bi,Cu,めっき,およびこれらの組み合わせであってよく,任意でフラックス液を有する。例えば,バンプ材料は,共晶Sn/Pb,高鉛はんだ,または無鉛はんだであってよい。バンプ材料は適切なアタッチまたは接合プロセスを使って,導電層152に接合される。一実施形態によると,バンプ材料は,その融点より高い温度で材料を加熱することでリフローし,球体またはバンプ156を形成する。いくつかの歴用例において,バンプ156は2度リフローされ,導電層152との電気的接続を改善する。バンプはまた,導電層152に圧力接合されてもよい。バンプ156は,導電層152上に形成されたインターコネクト構造の一つのタイプを例示する。インターコネクト構造はまた,接合ワイヤ,スタッブバンプ ,マイクロバンプ,または他の電気的インターコネクトに使用できる。
【0041】キャリア130および接着性テープ132は,機械的剥離,CMP,機械的研磨,熱ベーキング,レーザースキャン,または湿式剥離によって取り除かれる。半導体ダイ122は,ソーブレードまたはレーザー切削機を使って,個々のユニットにダイシングされる。
【0042】図4は,半導体ダイ122の裏面135がヒートスプレッダ134に直接実装されたWLCSP160を示す。ヒートスプレッダ134は,半導体ダイ122から発生した熱を放散する。ヒートスプレッダ134はまた,電磁干渉(EMI),無線周波数干渉(RFI),および他のデバイス間干渉を阻止または吸収する。ヒートスプレッダ134は,導電層146および152を介してバンプ156に接地される。ポリマー層142および148は,半導体ダイ122の周辺および上方に形成されているため,モールディングプロセスが不要となる。導電層146および152は,導電パッド138からバンプ156まで,短い信号経路を提供することで,半導体ダイ122のより速い動作速度および良好な電気特性を提供する。)

















(2)上記(1)から,引用文献1には,次の発明(以下「引用発明」という。)が記載されていると認められる。
「キャリア130上のヒートスプレッダ134に半導体ダイ122を実装し,半導体ダイ122の上に絶縁層142,148と導電層146,152とを形成するプロセスであって,
キャリア130はシリコン,ポリマー,ポリマー複合材料,金属,セラミック,ガラス,ガラスエポキシ,酸化ベリリウム,または他の適切な構造サポート向けの安価で硬質の材料もしくはバルク半導体材料等の一時的または犠牲ベース材料を含み,
接着性テープ132はキャリア130上に形成され,導電性ヒートスプレッダ134のアレイが,接着性テープ132上に配置され,半導体ダイ122はウェハからダイシングされ,半導体ダイ122の裏面135がヒートスプレッダ134と導電パッド138とに方向づけされ,半導体ダイ122のアクティブ表面140がヒートスプレッダ134上にピック&プレースされ,
絶縁層142は,半導体ダイ122とヒートスプレッダ134との上に形成され,絶縁層142は,ポリイミド,BCB,PBO,ポリノルボルネン,充填剤を含むエポキシ樹脂,充填剤を含むエポキシアクリレート,または他のポリマー材料から成る一以上の層でもよく,絶縁層142は,印刷,スピンコーティング,またはスプレーコーティングを使って形成され,絶縁層142は,モールディングプロセスを不要とし,絶縁層142は,導電パッド138を露出するように平坦化され,複数のビア144がドリルまたはエッチングによって絶縁層142に設けられ,ビア144は,ヒートスプレッダ134まで下方に伸び,
導電層146は,PVD,CVD,スパッタリング,電解めっき,または無電解めっきプロセス等の金属堆積プロセスを使ったパターニングによって,絶縁層142上およびビア144内部に形成され,導電層146は,Al,Cu,Sn,Ni,Au,Ag,または他の適切な導電材料から成る一以上の層であってよく,導電層146の一部位は半導体ダイ122の導電パッド138に電気的に接続され,導電層146の他部位はヒートスプレッダ134に熱的に接続され,
絶縁層148は絶縁層142および導電層146の上に形成され,絶縁層148は,ポリイミド,BCB,PBO,ポリノルボルネン,充填剤を含むエポキシ樹脂,充填剤を含むエポキシアクリレート,または他のポリマー材料から成る一以上の層であってよく,絶縁層148は印刷,スピンコーティング,またはスプレーコーティングを使用して形成され,絶縁層148の一部がドリル加工または他のエッチング現像プロセスによって取り除かれ,ビア150を導電層146まで下方に形成され,
PVD,CVD,スパッタリング,電解めっき,または無電解めっきプロセス等のパターニングおよび金属堆積プロセスによって,導電層152は絶縁層148上およびビア150内部に形成され,導電層152は,Al,Cu,Sn,Ni,Au,Ag,または他の適切な導電材料から成る一以上の層であってよく,導電層152の一部位は導電層146電気的に接続され,導電層152の他の部位は,半導体デバイスの設計および機能に応じて,電気的に共通または絶縁され,
はんだマスク層154が,導電層152と絶縁層148との上に,次レベルの相互接続のための導電層152を露出させる開口部とともに形成され,
導電性バンプ156は,蒸着,電解めっき,無電解めっき,落錘加工,またはスクリーン印刷プロセスを使って導電層152上に堆積され,バンプ材料はAl,Sn,Ni,Au,Ag,Pb,Bi,Cu,めっき,およびこれらの組み合わせであってよく,任意でフラックス液を有し,
キャリア130および接着性テープ132は,機械的剥離,CMP,機械的研磨,熱ベーキング,レーザースキャン,または湿式剥離によって取り除かれる,
プロセス。」

2 引用文献2について
(1)引用文献2の記載
原査定の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。
「[0014] In view of enhancing the cleanness of the surface of the underlying conductive region, the electrode forming step preferably includes a step of performing plasma-cleaning on the surface of the underlying conductive region by exposing the underlying conductive region to a plasma atmosphere in advance.
[0015] In this case, the wettability of the underlying conductive region is enhanced and, even if the temperature of the underlying conductive region is comparatively low, a sufficient alloy layer is formed between the solder and the underlying conductive region, so that the joining strength between the two is further improved.
[0016] Furthermore, if the cleanness of the surface of the underlying conductive region is not so high and the wettability is comparatively low, the electrode forming step preferably includes a step of setting the temperature of the underlying conductive region to be at least 150℃.
[0017] In this case, even if the wettability of the underlying conductive region is low, a sufficient alloy layer is formed between the solder and the underlying conductive region, so that the joining strength between the two can be enhanced.
[0018] Further, the electrode forming step preferably includes a step of performing rapid cooling and solidification on the underlying conductive region and the solder after adhesion of the molten solder onto the underlying conductive region.
[0019] In this case, by rapid cooling and solidification, crystal grains of the molten solder and the alloy layer formed between the solder and the underlying conductive region become dense, so that the joining strength between the two can be further enhanced.」
(日本語訳:【0014】下地導電領域の表面の清浄度を高める観点から,電極形成工程は,プラズマ雰囲気に下地導電領域を露出させ,あらかじめ下地導電領域の表面をプラズマクリーニングする工程を含むことが好ましい。
【0015】この場合には,下地導電領域の濡れ性が高められ下地導電領域の温度が比較的低い状態でも,はんだと下地導電領域との間に形成される十分な合金層2との接合強度がさらに向上する。
【0016】また,下地導電領域の表面の清浄度があまり高くなく,濡れ性が比較的低い場合には,電極形成工程は,下地導電領域の温度を150℃以上に設定する工程を含む。
【0017】この場合には,下地導電領域の濡れ性が低い場合であっても,はんだと下地導電領域との間に形成される十分な合金層2との接合強度を高めることができる。
【0018】また,電極形成工程は,下地導電領域に溶融したはんだを付着させた後,下地導電領域とはんだ上での急速な冷却および凝固を実行するステップを含む。
【0019】この場合,急冷凝固により,溶融した半田の結晶粒とはんだと下地導電領域との間に形成される合金層が緻密になって,合金層2との間の接合強度をさらに高めることができる。)

(2)上記記載から,引用文献2には,次の技術的事項が記載されているものと認められる。
ア 電極形成工程として,下地導電領域の表面をプラズマクリーニングすることと,下地導電領域とはんだ上で,急速な冷却および凝固を実行すること。

3 引用文献3について
(1)引用文献3の記載
原査定の拒絶の理由に引用された引用文献3には,図面とともに次の事項が記載されている。
「[0040] In FIG. 3e, an encapsulant or molding compound 140 is deposited over leadframe 120 and semiconductor die 130 using a paste printing, compressive molding, transfer molding, liquid encapsulant molding, vacuum lamination, spin coating, or other suitable applicator. Encapsulant 140 can be polymer composite material, such as epoxy resin with filler, epoxy acrylate with filler, or polymer with proper filler. Encapsulant 140 is non-conductive and environmentally protects the semiconductor device from external elements and contaminants.
[0041] In FIG. 3f, a plurality of vias 142 is formed through encapsulant 140 using an etching process to expose extended bodies 126 and contact pads 134. Vias 142 can also be formed by mechanical drilling or laser ablation.」
(日本語訳:【0040】図3eでは,封止材又は成形化合物140は,ペースト印刷,圧縮成形,トランスファー成形,液状封止材成形,真空積層,スピンコーティング,又は他の適切な塗布手段を使用してリードフレーム120及び半導体ダイ130の上方に堆積される。封止材140は,ポリマー複合材料,例えば充填材を有するエポキシ樹脂,充填材を有するエポキシアクリレート,又は適切な充填材を有するポリマーであってもよい。封止材140は非伝導性であり,半導体素子を外部要素及び汚染物質から環境的に保護する。
【0041】図3fでは,複数のビア142は,延長された本体126及び接触パッド134を露出させるために,エッチング工程を使用して封止材140を介して形成される。ビア142は機械掘削又はレーザアブレーションによっても形成できる。)

(2)上記記載から,引用文献3には,次の技術的事項が記載されているものと認められる。
ア 真空積層を使用して,封止材をリードフレーム120及び半導体ダイ130の上方に堆積すること。

4 引用文献4について
(1)引用文献4の記載
原査定の拒絶の理由に引用された引用文献4には,図面とともに次の事項が記載されている。
「【0085】なお,絶縁層110及び第2の絶縁層120は,特性が異なるようにしてもよい。例えば,外部端子60に近い絶縁層110の熱膨張係数を,半導体チップ10に近い第2の絶縁層120の熱膨張係数よりも大きくしてもよい。こうすることで,半導体チップ10に近い第2の絶縁層120は,半導体チップの熱膨張係数に近づき,回路基板(マザーボード)に近い絶縁層110は,回路基板の熱膨張係数に近づくので,応力を効果的に吸収することができる。このことは,第2の絶縁層120を複数層で形成した場合に,各層に適用してもよい。」

「【図7】



(2)上記記載から,引用文献4には,次の技術的事項が記載されているものと認められる。
ア 外部端子60に近い絶縁層110の熱膨張係数を,半導体チップ10に近い第2の絶縁層120の熱膨張係数よりも大きくすることで,応力を効果的に吸収することができること。

5 引用文献5について
(1)引用文献5の記載
原査定の拒絶の理由に引用された引用文献5には,図面とともに次の事項が記載されている。
「FIG. 1 shows a sectional view of a substrate employed for supporting an LSI chip. A substrate material 10 composed of glass, polyimide or a ceramic is coated with a thin adhesion layer 11 about 80 nm thick which is composed of a material such as Cr, Ti, or other group IVB, VB, or VIB metals selected from Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, and W. The next layer 12 is about 7,000 nm (within a range of about 5,000 nm to 10,000 nm) of a conductor metal such as Cu which in turn is coated with a thin layer 13 of a metal such as Cr, Ti, etc. from the group of metals listed above. Layers 11, 12 and 13 comprise the conductor sandwich of the chip fan-out metallurgy which connects transversely within the top surface of the chip package. The top surface metallurgy above the conductor sandwich is composed of layers 14, 15 and 16 which are connected at terminal pad locations (for C-4 solder ball joints) on the fan-out metallurgy where pads 18 for connection to the chip are located and engineering change (EC) pad locations 17 are located. Layer 14 is 40 nm of Cr and 40 nm of Cu phased from Cr to Cu. Layer 15 is 210 nm of Cu (within a range of 100-400 nm) and layer 16 is 80 nm of Au. The structure is formed by use of standard thin film technology. The layers 11 to 16 can be deposited by vacuum deposition techniques such as evaporation or sputtering.」(第3欄第21-45行)
(日本語訳:図1は,LSIチップを支持するために採用された基板の断面図である。ガラス,ポリイミドまたはセラミックから構成される基板材料10は,Cr,Ti,または,Ti,Zr,Hf,V,Nb,Ta,Cr,Mo,およびWから選択される他のIVB族,VB族,またはVIB族の金属,などの材料から構成される,厚さ約80nmの薄い接着層11でコーティングされている。次の層12は,約7,000nm(約5,000nm-10,000nmの範囲内)のCu等の導体金属層であり,これが,上記金属の群からのCr,Tiなどの金属の薄い層13でコーティングされている。層11,12および13は,チップパッケージの最上面内を横断して接続する,チップのファンアウト金属化領域の導体サンドイッチ構造を構成する。導体サンドイッチ構造上の最上面金属化領域は層14,15および16で構成され,これらは,ファンアウト金属化領域上の端子パッド位置(C-4はんだボール接合用)で接続されていて,そこにチップに接続するためのパッド18が配置され,設計変更(EC)パッド位置17が配置されている。層14は,CrからCuへと段階的に変化する,40nmのCrおよび40nmのCuである。層15は210nm(100-400nmの範囲内)のCu,層16は80nmのAuである。この構造は,標準的な薄膜技術を用いて形成される。層11-16は,蒸着またはスパッタリングなどの真空成膜技術を用いて堆積することができる。)

「Fig. 1



(2)上記記載から,引用文献5には,次の技術的事項が記載されているものと認められる。
ア ガラス,ポリイミドまたはセラミックから構成される基板材料10の上に,Cr,Ti,または,Ti,Zr,Hf,V,Nb,Ta,Cr,Mo,およびWから選択される他のIVB族,VB族,またはVIB族の金属などの材料からなる接着層11を形成し,その上にCu等からなる導体金属層12を形成すること。

第6 対比・判断
1 本願発明1について
(1) 対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 引用発明の「キャリア130」は,絶縁体である「ガラス」から構成されているから,本願発明1の「絶縁性プレートの堅い基板」に相当する。

イ 引用発明の「接着性テープ132」は「キャリア130上に形成され」るから,本願発明1の「テープ」と後記相違点1で相違するものの,「基板に取り付けられる」点で一致する。

ウ 引用発明の「接着性テープ132」と「キャリア130」とを形成することは,本願発明1と後記相違点1で相違するものの,「テープ」と「基板」からなる「キャリア」を提供する点で一致する。

エ 引用発明の「半導体ダイ122」が,「ヒートスプレッダ134上にピック&プレースされ」,「ヒートスプレッダ134」が,「接着性テープ132上に配置され」ることは,本願発明1と,後記相違点2で相違するものの,「半導体チップ」を「テープ」の上方に取り付ける点で一致する。

オ 引用発明の「半導体ダイ122の導電パッド138」は,「接着性テープ132」から離れているから,本願発明1の「半導体チップ」の「テープから離れて面する金属バンプ」に相当する。

カ 引用発明は,「半導体ダイ122」の上に「絶縁層142」を形成し,「導電パッド138を露出するように平坦化され」るから,絶縁層142によって導電パッド138及び半導体ダイ122の側壁を含む全体を覆った後に,絶縁層142を平坦化することで導電パッド138を露出させるものと理解できる。よって,引用発明において,「半導体ダイ122」の上に「絶縁層142」を形成し,「導電パッド138を露出するように平坦化され」ることは,本願発明1の「金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネート」し,「絶縁性材料が前記側壁を囲むフレームを形成」し,「前記金属バンプの一部分が露出されるまで」「グラインド」することに相当する。

キ 引用発明の「スパッタリング」を使ったパターニングによって,「絶縁層142」上に「導電層146」が形成されることと,「絶縁層142」から「導電パッド138」が露出されることに照らすと,引用発明の「スパッタリング」は,本願発明1の「少なくとも1つの金属の層を露出された金属バンプと前記絶縁性材料との上にスパッタする」ことに相当する。

ク 引用発明の「キャリア130および接着性テープ132」を,「熱ベーキング」によって取り除くことは,本願発明1と,「テープ」を「解放するために温度を上げることによりキャリアを取り除く」点で一致する。

ケ 引用発明の「キャリア130上のヒートスプレッダ134に半導体ダイ122を実装し,半導体ダイ122の上に絶縁層142,148と導電層146,152とを形成するプロセス」は,半導体ダイ122,絶縁層142,148,導電層146,152からなる半導体デバイスの製造の方法であるから,本願発明1の「半導体デバイスを製造する方法」に相当する。

したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。
<一致点>
「半導体デバイスを製造する方法であって,
キャリアを提供することであって,前記キャリアが,絶縁性プレートの堅い基板とテープとを含み,前記テープは前記基板に取り付けられる,前記キャリアを提供することと,
前記テープの上方に半導体チップのセットを取り付けることであって,前記半導体チップのセットの端子が前記テープから離れて面する金属バンプを有する,前記半導体チップのセットを取り付けることと,
前記金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネートすることであって,前記絶縁性材料が前記側壁を囲むフレームを形成する,前記ラミネートすることと,
前記金属バンプの一部分が露出されるまで前記絶縁性材料をグラインドすることと,
少なくとも1つの金属の層を前記露出された金属バンプと前記絶縁性材料との上にスパッタすることと,
前記テープを解放するために温度を上げることにより前記キャリアを取り除くことと,
を含む,方法。」

<相違点>
(相違点1)
キャリアを提供することについて,本願発明1は「第1の接着剤層とコアベースフィルムと第2の接着剤層とを有するテープとを含み,前記第2の接着剤層が前記基板に取り付けられる」のに対して,引用発明はその点について特定していない点。

(相違点2)
半導体チップのセットを取り付けることについて,本願発明1は「前記第1の接着剤層上に半導体チップのセットを取り付けることであって」,「前記半導体チップのセットが,分離されておらず,前記半導体チップのセットの2つの隣接する半導体チップの間に物理的な接触を含み,前記半導体チップのセットが側壁を備えた矩形を形成」するのに対して,引用発明はその点について特定していない点。

(相違点3)
本願発明1は「前記基板と前記半導体チップのセットとをプラズマ洗浄して冷却する」のに対して,引用発明はその点について特定していない点。

(相違点4)
半導体チップのセットをダイシングすることについて,本願発明1は「個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって,各個別のデバイスが,露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する,前記ダイシングすること」であるのに対して,引用発明はその点について特定していない点。

(2)相違点についての判断
事案に鑑み,まず,上記相違点4について検討する。
本願発明1の「個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって,各個別のデバイスが,露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する,前記ダイシングすること」は,引用文献2-5には記載も示唆もされておらず,当該技術分野における周知技術であるとも認められない。
そして,本願発明1は,このような構成を備えることにより,請求人が審判請求書で主張する,「熱的デバイス特性に優れている」という効果を含む本願明細書に記載された顕著な効果を奏するものと認められる。

(3)小括
上記(1),(2)のとおりであるから,他の相違点については検討するまでもなく,本願発明1は,当業者であっても,引用発明に基づいて,当業者が容易に発明をすることができたものであるとはいえない。

2 本願発明2-12について
本願発明2-12は,本願発明1の発明特定事項を全て含み,さらに限定したものであるから,本願発明1が,引用発明及び引用文献2-5に記載の技術に基づいて容易に発明をすることができたものとはいえないことから,本願発明2-12も,引用発明及び引用文献2-5に記載の技術に基づいて容易に発明をすることができたものとはいえない。

第7 当審拒絶理由について
1 特許法第36条第6項第2号(明確性)について
当審では,当審拒絶理由においてこの出願は,特許請求の範囲の請求項1-12の記載が,特許法第36条第6項第2号に規定する要件を満たしていない旨の拒絶の理由を通知しているが,本件補正により,請求項1の誤記が補正された結果,この拒絶の理由は解消した。

第8 原査定についての判断
原査定は,請求項1-12について上記引用文献1-5に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,本件補正後の請求項1-12はそれぞれ,上記第6の1(2),第6の2にて検討したように,引用文献1に記載された発明及び引用文献2-5に記載された技術的事項に基づいて,当業者が容易に発明できたものであるとはいえないものであるから,本願発明1-12は,上記引用文献1-5に基づいて,当業者が容易に発明をすることができたものであったとは認められない。
したがって,原査定を維持することはできない。

第9 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2020-10-26 
出願番号 特願2017-500019(P2017-500019)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 土谷 慎吾  
特許庁審判長 加藤 浩一
特許庁審判官 西出 隆二
小川 将之
発明の名称 バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び方法  
代理人 片寄 恭三  

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