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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1371548
審判番号 不服2019-15748  
総通号数 256 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-04-30 
種別 拒絶査定不服の審決 
審判請求日 2019-11-22 
確定日 2021-03-04 
事件の表示 特願2018-539270「セルベースのリファレンス電圧の生成」拒絶査定不服審判事件〔平成29年 8月10日国際公開、WO2017/136203、平成31年 4月18日国内公表、特表2019-511074〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,2017年1月25日(パリ条約による優先権主張外国庁受理 2016年2月1日 米国)を国際出願日とする出願であって,平成31年3月18日に手続補正がされ,平成31年4月2日付けで拒絶理由通知がされ,令和1年7月8日付けで意見書が提出され,令和1年7月16日付けで拒絶査定がなされた。これに対し,令和1年11月22日に拒絶査定不服審判の請求がなされると同時に手続補正がなされ,令和2年3月19日付けで上申書が提出されたものである。


第2 令和1年11月22日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
令和1年11月22日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正について(補正の内容)
(1)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は,補正箇所である。)
「【請求項1】
強誘電体メモリセルのアレイを操作する方法であって、
前記アレイの第1の強誘電体コンデンサのデジット線に第1の電圧を発現させることであって、前記第1の強誘電体コンデンサは、前記アレイに入力されるデータに対応している少なくとも2つのロジック状態のうちの1つを格納するための第1のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる、前記第1の電圧を発現させることと、
前記アレイの第2の強誘電体コンデンサのデジット線に、前記発現した第1の電圧とは異なる第2の電圧を発現させることであって、前記第2の強誘電体コンデンサは、前記アレイに入力される前記データに対応している少なくとも2つのロジック状態のうちの1つを格納するための第2のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる、前記第2の電圧を発現させることと、
活性化電圧を用いて、前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント、および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネントを活性化することと、
少なくとも部分的に前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成すること
を含み、
前記リファレンス電圧は、前記発現した第1の電圧と前記発現した第2の電圧の間の値を有する
方法。」

(2)本件補正前の特許請求の範囲
本件補正前の,平成31年3月18日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。

「【請求項1】
強誘電体メモリセルのアレイを操作する方法であって、
前記アレイの第1の強誘電体コンデンサのデジット線に第1の電圧を発現させることと、
前記アレイの第2の強誘電体コンデンサのデジット線に、前記発現した第1の電圧とは異なる第2の電圧を発現させることと、
活性化電圧を用いて、前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント、および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネントを活性化することと、
少なくとも部分的に前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成すること
を含み、
前記リファレンス電圧は、前記発現した第1の電圧と前記発現した第2の電圧の間の値を有する
方法。」

2 補正の適否
本件補正は,請求項1について補正前の「第1の電圧を発現させること」,及び「第2の電圧を発現させること」に,各々「前記第1の強誘電体コンデンサは、前記アレイに入力されるデータに対応している少なくとも2つのロジック状態のうちの1つを格納するための第1のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる」,及び「前記第2の強誘電体コンデンサは、前記アレイに入力される前記データに対応している少なくとも2つのロジック状態のうちの1つを格納するための第2のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる」との構成を付加して限定を加えたものである。また,本件補正前の請求項1に記載された発明と本件補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題は同一である。したがって,請求項1についての本件補正は特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本件補正発明」という。)が特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否か(特許出願の際独立して特許を受けることができるものか否か)を検討する。

(1)本件補正発明
本件補正発明は,上記1(1)に記載したとおりのものである。

(2)引用文献,引用発明
ア 引用文献1
(ア)原査定の拒絶の理由において引用された,特開2002-269971号公報(以下,「引用文献1」という。)には,図面とともに以下の事項が記載されている。(下線は,当審において付加した。以下,同じ。)

a 「【0001】
【発明の属する技術分野】本発明は,半導体メモリおよび半導体メモリの駆動方法にかかり,特に強誘電体キャパシタを有する半導体メモリおよびその駆動方法に関するものである。」

b 「【0028】[第1の実施の形態]本発明の第1の実施の形態にかかる強誘電体メモリのメモリセルアレイの構成を図1に示す。
【0029】メモリセルアレイは第1領域a1と第2領域a2を有しており,各領域は複数のセンスアンプSAn-1,SAn,SAn+1,SAn+2を挟んで回路構成が対象となるようにレイアウトされている。第1領域a1には,複数のメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,・・・,ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,・・・,および短絡部s1a,s1b,・・・が備えられている。第2領域a2には,複数のメモリセルMC2n-1,MC2n,MC2n+1,MC2n+2,・・・,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2,・・・,および短絡部s2a,s2b,・・・が備えられている。
【0030】各メモリセルおよび各ダミーメモリセルは,Nチャネル型トランジスタ(以下,「Nトランジスタ」という)Trと強誘電体キャパシタCから構成されている。」

c 「【0033】まず,第1領域a1の回路構成要素の接続内容を説明する。
【0034】ビット線BL1n-1,BL1n,BL1n+1,BL1n+2とワード線WL1nが交差する位置にはそれぞれメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2が配置されている。例えば,ビット線BL1nとワード線WL1nの交差位置にはメモリセルMC1nが配置されており,このメモリセルMC1nを構成するNトランジスタTrのゲートはワード線WL1nに,ソース(ドレイン)はビット線BL1nに,ドレイン(ソース)はメモリセルMC1nを構成する強誘電体キャパシタCの第1端子に接続されている。メモリセルMC1nを構成する強誘電体キャパシタCの第2端子はプレート線PL1nに接続されており,他のメモリセルMC1n-1,MC1n+1,MC1n+2を構成する強誘電体キャパシタCの第2端子もプレート線PL1nに共通接続されている。

・・・中略・・・

【0039】ビット線BL2n-1,BL2n+1とダミーワード線DWL21が交差する位置にはそれぞれダミーメモリセルDMC2n-1,DMC2n+1が配置されており,ビット線BL2n,BL2n+2とダミーワード線DWL22が交差する位置にはそれぞれダミーメモリセルDMC2n,DMC2n+2が配置されている。例えば,ビット線BL2n-1とダミーワード線DWL21の交差位置にはダミーメモリセルDMC2n-1が配置されており,このダミーメモリセルDMC2n-1を構成するNトランジスタTrのゲートはダミーワード線DWL21に,ソース(ドレイン)はビット線BL2n-1に,ドレイン(ソース)はダミーメモリセルDMC2n-1を構成する強誘電体キャパシタCの第1端子に接続されている。また,ビット線BL2nとダミーワード線DWL22の交差位置にはダミーメモリセルDMC2nが配置されており,このダミーメモリセルDMC2nを構成するNトランジスタTrのゲートはダミーワード線DWL22に,ソース(ドレイン)はビット線BL2nに,ドレイン(ソース)はダミーメモリセルDMC2nを構成する強誘電体キャパシタCの第1端子に接続されている。各ダミーメモリセルDMC2n-1,DMC2n+1を構成する強誘電体キャパシタCの第2端子はダミープレート線DPL21に共通接続され,各ダミーメモリセルDMC2n,DMC2n+2を構成する強誘電体キャパシタCの第2端子はダミープレート線DPL22に共通接続されている。」

d 「【0042】以上のように構成された強誘電体メモリのデータ読み出し動作を図2を用いて説明する。ここでは第1領域a1に属するメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2から格納データを読み出す場合に即して説明する。
【0043】まず,第1領域a1に属するビット線BL1n-1,BL1n,BL1n+1,BL1n+2および第2領域a2に属するビット線BL2n-1,BL2n,BL2n+1,BL2n+2を0Vにプリチャージして,その後フローティング状態とする。
【0044】<時刻t1>第1領域a1に属するワード線WL1nと第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとする。
【0045】<時刻t2>第1領域a1に属するプレート線PL1nと第2領域a2に属するダミープレート線DPL21,DPL22をHレベルとする。この時点で,第1領域a1に属するビット線BL1n-1,BL1n,BL1n+1,BL1n+2にはそれぞれ,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2を構成する強誘電体キャパシタCの分極状態,すなわち格納されている情報に応じた電位が生じる。一方,第2領域a2に属するビット線BL2n-1,BL2n,BL2n+1,BL2n+2にはそれぞれ,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2を構成する強誘電体キャパシタCの分極状態に応じた電位が生じる。

・・・中略・・・

【0048】第2領域a2においても同様に,ダミーメモリセルDMC2n-1とダミーメモリセルDMC2nには相違する情報が書き込まれており,ダミーメモリセルDMC2n+1とダミーメモリセルDMC2n+2には相違する情報が書き込まれている。
【0049】<時刻t3>第2領域a2に属するダミーワード線DWL21,DWL22をLレベルとする。さらに短絡部制御信号SW2をアサートして短絡部制御線SWL2をHレベルとする。これによって,第2領域a2に属する短絡部s2aがオン状態となり,ビット線BL2n-1とビット線BL2nが短絡され同電位となるとともに,短絡部s2bがオン状態となり,ビット線BL2n+1とビット線BL2n+2が短絡され同電位となる。

・・・中略・・・

【0054】<時刻t8>センスアンプSAn-1,SAn,SAn+1,SAn+2を不活性状態に戻す。この時点で各メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2に格納データが復元される。
【0055】ここまでの動作によりメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2からのデータ読み出しが完了する。その後,このデータ読み出し動作において参照電位Vrefの発生源として用いられた第2領域a2に属するダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2についての格納データの復元を行う。
【0056】<時刻t9>第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとする。
【0057】<時刻t10>第2領域a2に属するダミープレート線DPL2nをHレベルとし(ダミープレート線DPL1nはLレベルを維持),ビット線BL2n-1,BL2n+1をHレベルとする(ビット線BL2n,BL2n+2はLレベルを維持)。これによって,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2がそれぞれ有する強誘電体キャパシタCの分極方向は,図1の矢印に示した状態(初期状態)に戻される。この時点でのダミーメモリセルDMC2n-1の強誘電体キャパシタCの分極方向とダミーメモリセルDMC2nの強誘電体キャパシタCの分極方向は反対であり,ダミーメモリセルDMC2n+1の強誘電体キャパシタCの分極方向とダミーメモリセルDMC2n+2の強誘電体キャパシタCの分極方向は反対である。
【0058】<時刻t11>ダミープレート線DPL2nをLレベルとし,ビット線BL2n-1,BL2n+1をLレベルとする。
【0059】<時刻t12>ダミーワード線DWL21,DWL22をLレベルとする。
【0060】以上が第1の実施の形態にかかる強誘電体メモリのデータ読み出し動作である。この強誘電体メモリは,1T/1Cタイプであるにも関わらず安定的なデータ読み出し動作が可能である。次に,その仕組みについて説明する。
【0061】図3は,各メモリセル(ダミーメモリセルを含む)を構成する強誘電体キャパシタの電圧-電荷特性を示している。横軸は強誘電体キャパシタへの印加電圧であり縦軸はチャージされた電荷量を示している。また,VaとVbは,格納データが読み出される選択メモリセル(ここではメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2)によって誘起される選択メモリセル領域(ここでは第1領域a1)側のビット線(ここではビット線BL1n-1,BL1n,BL1n+1,BL1n+2)の電位を示している。」

e 「【0062】上述のように第1の実施の形態にかかる強誘電体メモリは,第1領域a1と第2領域a2にそれぞれ略同一に構成された回路を備えており,さらに各領域の構成要素,すなわちビット線,メモリセル,ダミーメモリセル等もすべて略同一のサイズで形成されている。ビット線について言えば各領域間でビット線容量が等しく,メモリセルおよびダミーメモリセルについて言えば各領域間で強誘電体キャパシタの容量が等しい。したがって,時刻t2において,参照電位発生領域(ここでは第2領域a2)に属するビット線(ここではビット線BL2n-1,BL2n,BL2n+1,BL2n+2)には,選択メモリセル領域のビット線と同様に,電位Vaまたは電位Vbのいずれかが誘起されることになる。
【0063】ところで,ダミーメモリセルDMC2n-1とダミーメモリセルDMC2nには相違する情報が格納されているため,時刻t2においてビット線BL2n-1に例えば電位Vaが生じた場合,隣のビット線BL2nには電位Vbが生じる。同様に,ダミーメモリセルDMC2n+1とダミーメモリセルDMC2n+2には相違する情報が格納されているため,時刻t2においてビット線BL2n-1に例えば電位Vaが生じた場合,隣のビット線BL2nには電位Vbが生じる。
【0064】続く時刻t3において,ビット線BL2n-1とビット線BL2nは,短絡部s2aによって短絡されるが,これらのビット線は同一の容量を有しているため,短絡後の電位Vaveは電位Vaと電位Vbのちょうど中間値(Va+Vb)/2となる。同様に,ビット線BL2n+1とビット線BL2n+2の電位Vaveも(Va+Vb)/2となる。この電位Vaveは,強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Vaと電位Vbの平均値を保つため,選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプSAn-1,SAn,SAn+1,SAn+2に与えられる参照電位Vrefとして最適である。したがって,第1の実施の形態にかかる強誘電体メモリおよびその駆動方法によれば,1T/1Cタイプでありながらデータ読み出しについて高い信頼性を得ることができる。しかも,予め参照電位Vrefの値を設定する必要がないため,設計および製造が容易化されることになる。」

f 「図1



g 「図2



(イ)上記bの段落【0029】には,「メモリセルアレイは第1領域a1と第2領域a2を有しており,各領域は複数のセンスアンプSAn-1,SAn,SAn+1,SAn+2を挟んで回路構成が対象となるようにレイアウトされている。第1領域a1には,複数のメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,・・・,ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,・・・,および短絡部s1a,s1b,・・・が備えられている。第2領域a2には,複数のメモリセルMC2n-1,MC2n,MC2n+1,MC2n+2,・・・,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2,・・・,および短絡部s2a,s2b,・・・が備えられている」ことが記載されている。
してみると,引用文献1には,“1領域a1と第2領域a2を有しており,各領域は複数のセンスアンプSAn-1,SAn,SAn+1,SAn+2を挟んで回路構成が対象となるようにレイアウトされており,第1領域a1には,複数のメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,および短絡部s1a,s1b,が備えられ,第2領域a2には,複数のメモリセルMC2n-1,MC2n,MC2n+1,MC2n+2,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2,および短絡部s2a,s2b,が備えられているメモリセルアレイ”が記載されているといえる。

(ウ)上記bの段落【0030】には,「各メモリセルおよび各ダミーメモリセルは,Nチャネル型トランジスタ(以下,「Nトランジスタ」という)Trと強誘電体キャパシタCから構成されている」ことが記載されている。

(エ)上記cの段落【0039】には,「ビット線BL2n-1とダミーワード線DWL21の交差位置にはダミーメモリセルDMC2n-1が配置されており,このダミーメモリセルDMC2n-1を構成するNトランジスタTrのゲートはダミーワード線DWL21に,ソース(ドレイン)はビット線BL2n-1に,ドレイン(ソース)はダミーメモリセルDMC2n-1を構成する強誘電体キャパシタCの第1端子に接続されている。また,ビット線BL2nとダミーワード線DWL22の交差位置にはダミーメモリセルDMC2nが配置されており,このダミーメモリセルDMC2nを構成するNトランジスタTrのゲートはダミーワード線DWL22に,ソース(ドレイン)はビット線BL2nに,ドレイン(ソース)はダミーメモリセルDMC2nを構成する強誘電体キャパシタCの第1端子に接続されている。各ダミーメモリセルDMC2n-1,DMC2n+1を構成する強誘電体キャパシタCの第2端子はダミープレート線DPL21に共通接続され,各ダミーメモリセルDMC2n,DMC2n+2を構成する強誘電体キャパシタCの第2端子はダミープレート線DPL22に共通接続されている」ことが記載されている。

(オ)上記dには,上記メモリセルアレイのデータ読み出し動作が記載されており,引用文献1には,“メモリセルアレイのデータ読み出し方法”が記載されているといえる。

(カ)そして,上記dには,上記メモリセルアレイのデータ読み出し方法が,上記dの段落【0044】の「第1領域a1に属するワード線WL1nと第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとする」ことと,段落【0045】の「第1領域a1に属するプレート線PL1nと第2領域a2に属するダミープレート線DPL21,DPL22をHレベルとする。この時点で,第1領域a1に属するビット線BL1n-1,BL1n,BL1n+1,BL1n+2にはそれぞれ,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2を構成する強誘電体キャパシタCの分極状態,すなわち格納されている情報に応じた電位が生じる。一方,第2領域a2に属するビット線BL2n-1,BL2n,BL2n+1,BL2n+2にはそれぞれ,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2を構成する強誘電体キャパシタCの分極状態に応じた電位が生じる」ことと,段落【0049】の「第2領域a2に属するダミーワード線DWL21,DWL22をLレベルとする。さらに短絡部制御信号SW2をアサートして短絡部制御線SWL2をHレベルとする。これによって,第2領域a2に属する短絡部s2aがオン状態となり,ビット線BL2n-1とビット線BL2nが短絡され同電位となるとともに,短絡部s2bがオン状態となり,ビット線BL2n+1とビット線BL2n+2が短絡され同電位となる」ことと,段落【0055】の「その後,このデータ読み出し動作において参照電位Vrefの発生源として用いられた第2領域a2に属するダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2についての格納データの復元を行う」ことと,段落【0056】の「第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとする」ことと,段落【0057】の「第2領域a2に属するダミープレート線DPL2n(当審注:「ダミープレート線DPL22」の誤記と認められる。)をHレベルとし(ダミープレート線DPL1n(当審注:「ダミープレート線DPL21の誤記と認められる。)はLレベルを維持),ビット線BL2n-1,BL2n+1をHレベルとする(ビット線BL2n,BL2n+2はLレベルを維持)。これによって,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2がそれぞれ有する強誘電体キャパシタCの分極方向は,図1の矢印に示した状態(初期状態)に戻される」ことと,からなることが記載されている。
してみると,引用文献1には上記メモリセルアレイのデータ読み出し方法が,“第1領域a1に属するプレート線PL1nと第2領域a2に属するダミープレート線DPL21,DPL22をHレベルとし,第1領域a1に属するビット線BL1n-1,BL1n,BL1n+1,BL1n+2にはそれぞれ,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2を構成する強誘電体キャパシタCの分極状態,すなわち格納されている情報に応じた電位を生じさせ,一方,第2領域a2に属するビット線BL2n-1,BL2n,BL2n+1,BL2n+2にはそれぞれ,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2を構成する強誘電体キャパシタCの分極状態に応じた電位を生じさせる工程と,
第2領域a2に属するダミーワード線DWL21,DWL22をLレベルとし,さらに短絡部制御信号SW2をアサートして短絡部制御線SWL2をHレベルとして,第2領域a2に属する短絡部s2aがオン状態として,ビット線BL2n-1とビット線BL2nが短絡され同電位とするともに,短絡部s2bがオン状態として,ビット線BL2n+1とビット線BL2n+2が短絡され同電位とする工程と,
データ読み出し動作において参照電位Vrefの発生源として用いられた第2領域a2に属するダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2についての格納データの復元を行うために,第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとして,さらに,第2領域a2に属するダミープレート線DPL22をHレベルとし(ダミープレート線DPL21はLレベルを維持),ビット線BL2n-1,BL2n+1をHレベルとして(ビット線BL2n,BL2n+2はLレベルを維持),ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2がそれぞれ有する強誘電体キャパシタCの分極方向を,初期状態に戻す工程と”,
を有することが記載されているといえる。

(キ)上記eの段落【0062】には,「強誘電体メモリは,第1領域a1と第2領域a2にそれぞれ略同一に構成された回路を備えており,さらに各領域の構成要素,すなわちビット線,メモリセル,ダミーメモリセル等もすべて略同一のサイズで形成されている。ビット線について言えば各領域間でビット線容量が等しく,メモリセルおよびダミーメモリセルについて言えば各領域間で強誘電体キャパシタの容量が等しい。したがって,時刻t2において,参照電位発生領域(ここでは第2領域a2)に属するビット線(ここではビット線BL2n-1,BL2n,BL2n+1,BL2n+2)には,選択メモリセル領域のビット線と同様に,電位Vaまたは電位Vbのいずれかが誘起されることになる」こと,さらに,段落【0063】には,「ダミーメモリセルDMC2n-1とダミーメモリセルDMC2nには相違する情報が格納されているため,時刻t2においてビット線BL2n-1に例えば電位Vaが生じた場合,隣のビット線BL2nには電位Vbが生じる」こと,また,段落【0064】には「続く時刻t3において,ビット線BL2n-1とビット線BL2nは,短絡部s2aによって短絡されるが,これらのビット線は同一の容量を有しているため,短絡後の電位Vaveは電位Vaと電位Vbのちょうど中間値(Va+Vb)/2となる」こと,及び「この電位Vaveは,強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Vaと電位Vbの平均値を保つため,選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプSAn-1,SAn,SAn+1,SAn+2に与えられる参照電位Vrefとして最適である」ことが記載されている。
また,上記dの段落【0061】には,「選択メモリセル領域(ここでは第1領域a1)」であることが記載されている。
してみると,上記(イ)及び(カ)の検討内容を踏まえると,引用文献1には,“強誘電体メモリは,第1領域a1と第2領域a2にそれぞれ略同一に構成された回路を備えており,さらに各領域の構成要素,すなわちビット線,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,等もすべて略同一のサイズで形成されており,ビット線について言えば各領域間でビット線容量が等しく,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,およびダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,について言えば各領域間で強誘電体キャパシタの容量が等しいことから,電位を生じさせる工程において,参照電位発生領域(ここでは第2領域a2)に属するビット線(ここではビット線BL2n-1,BL2n,BL2n+1,BL2n+2)には,選択メモリセル領域(ここでは第1領域a1)のビット線と同様に,電位Vaまたは電位Vbのいずれかが誘起され,また,ダミーメモリセルDMC2n-1とダミーメモリセルDMC2nには相違する情報が格納されているため,電位を生じさせる工程において,ビット線BL2n-1に例えば電位Vaが生じた場合,隣のビット線BL2nには電位Vbが生じ,さらに,同電位とする工程において,ビット線BL2n-1とビット線BL2nが短絡部s2aによって短絡されると,ビット線が同一の容量を有しているため,短絡後の電位Vaveは電位Vaと電位Vbのちょうど中間値(Va+Vb)/2となり,この電位Vaveは,強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Vaと電位Vbの平均値を保つため,選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプSAn-1,SAn,SAn+1,SAn+2に与えられる参照電位Vrefとして最適である”ことが記載されているといえる。

したがって,上記引用文献1の上記各記載及び図面を総合すると,引用文献1には,次の発明(以下,「引用発明」という。)が開示されていると認められる。

「第1領域a1と第2領域a2を有しており,各領域は複数のセンスアンプSAn-1,SAn,SAn+1,SAn+2を挟んで回路構成が対象となるようにレイアウトされており,第1領域a1には,複数のメモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,および短絡部s1a,s1b,が備えられ,第2領域a2には,複数のメモリセルMC2n-1,MC2n,MC2n+1,MC2n+2,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2,および短絡部s2a,s2b,が備えられているメモリセルアレイにおいて,
各メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2, および各ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2は,Nチャネル型トランジスタ(以下,「Nトランジスタ」という)Trと強誘電体キャパシタCから構成され,
ビット線BL2n-1とダミーワード線DWL21の交差位置にはダミーメモリセルDMC2n-1が配置されており,このダミーメモリセルDMC2n-1を構成するNトランジスタTrのゲートはダミーワード線DWL21に,ソース(ドレイン)はビット線BL2n-1に,ドレイン(ソース)はダミーメモリセルDMC2n-1を構成する強誘電体キャパシタCの第1端子に接続され,また,ビット線BL2nとダミーワード線DWL22の交差位置にはダミーメモリセルDMC2nが配置されており,このダミーメモリセルDMC2nを構成するNトランジスタTrのゲートはダミーワード線DWL22に,ソース(ドレイン)はビット線BL2nに,ドレイン(ソース)はダミーメモリセルDMC2nを構成する強誘電体キャパシタCの第1端子に接続され,ダミーメモリセルDMC2n-1を構成する強誘電体キャパシタCの第2端子はダミープレート線DPL21に接続され,ダミーメモリセルDMC2nを構成する強誘電体キャパシタCの第2端子はダミープレート線DPL22に接続されているものであり,
上記メモリセルアレイのデータの読み出し方法であって,
第1領域a1に属するプレート線PL1nと第2領域a2に属するダミープレート線DPL21,DPL22をHレベルとし,第1領域a1に属するビット線BL1n-1,BL1n,BL1n+1,BL1n+2にはそれぞれ,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2を構成する強誘電体キャパシタCの分極状態,すなわち格納されている情報に応じた電位を生じさせ,一方,第2領域a2に属するビット線BL2n-1,BL2n,BL2n+1,BL2n+2にはそれぞれ,ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2を構成する強誘電体キャパシタCの分極状態に応じた電位を生じさせる工程と,
第2領域a2に属するダミーワード線DWL21,DWL22をLレベルとし,さらに短絡部制御信号SW2をアサートして短絡部制御線SWL2をHレベルとして,第2領域a2に属する短絡部s2aがオン状態として,ビット線BL2n-1とビット線BL2nを短絡させ同電位とするともに,短絡部s2bをオン状態として,ビット線BL2n+1とビット線BL2n+2が短絡させ同電位とする工程と,
データ読み出し動作において参照電位Vrefの発生源として用いられた第2領域a2に属するダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2についての格納データの復元を行うために,第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとして,さらに,第2領域a2に属するダミープレート線DPL22をHレベルとし(ダミープレート線DPL21はLレベルを維持),ビット線BL2n-1,BL2n+1をHレベルとして(ビット線BL2n,BL2n+2はLレベルを維持),ダミーメモリセルDMC2n-1,DMC2n,DMC2n+1,DMC2n+2がそれぞれ有する強誘電体キャパシタCの分極方向を,初期状態に戻す工程と,
を有し,
強誘電体メモリは,第1領域a1と第2領域a2にそれぞれ略同一に構成された回路を備えており,さらに各領域の構成要素,すなわちビット線,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,等もすべて略同一のサイズで形成されており,ビット線について言えば各領域間でビット線容量が等しく,メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2,およびダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2,について言えば各領域間で強誘電体キャパシタの容量が等しいことから,電位を生じさせる工程において,参照電位発生領域(ここでは第2領域a2)に属するビット線(ここではビット線BL2n-1,BL2n,BL2n+1,BL2n+2)には,選択メモリセル領域(ここでは第1領域a1)のビット線と同様に,電位Vaまたは電位Vbのいずれかが誘起され,また,ダミーメモリセルDMC2n-1とダミーメモリセルDMC2nには相違する情報が格納されているため,電位を生じさせる工程において,ビット線BL2n-1に例えば電位Vaが生じた場合,隣のビット線BL2nには電位Vbが生じ,さらに,同電位とする工程において,ビット線BL2n-1とビット線BL2nが短絡部s2aによって短絡されると,ビット線が同一の容量を有しているため,短絡後の電位Vaveは電位Vaと電位Vbのちょうど中間値(Va+Vb)/2となり,この電位Vaveは,強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Vaと電位Vbの平均値を保つため,選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプSAn-1,SAn,SAn+1,SAn+2に与えられる参照電位Vrefとして最適である,
メモリセルアレイのデータの読み出し方法。」

(3)引用発明との対比
本件補正発明と引用発明とを対比する。

ア 引用発明の「メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2」及び「ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2」は,「強誘電体キャパシタCから構成され」るものであるから,本件補正発明の「強誘電体メモリセル」に相当する。
また,引用発明の「メモリセルアレイ」は,「メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2」及び「ダミーメモリセルDMC1n-1,DMC1n,DMC1n+1,DMC1n+2」を備えるものであるから,本件補正発明の「強誘電体メモリセルのアレイ」に相当する。
そして,引用発明の「メモリセルアレイのデータの読み出し方法」は,「メモリセルアレイ」を操作していることは明らかであるから,本件補正発明の「強誘電体メモリセルのアレイを操作する方法」に相当する。

イ 引用発明の「ダミーメモリセルDMC2n-1を構成する強誘電体キャパシタC」,「ダミーメモリセルDMC2nを構成する強誘電体キャパシタC」,「ビット線BL2n-1」,及び「ビット線BL2n」は,各々,本件補正発明の「第1の強誘電体コンデンサ」,「第2の強誘電体コンデンサ」「第1の強誘電体コンデンサのデジット線」,及び「第2の強誘電体コンデンサのデジット線」に相当する。
引用発明の「電位を生じさせる工程」は,「第2領域a2に属するダミープレート線DPL21」「をHレベルとし,」「第2領域a2に属するビット線BL2n-1,BL2n」に「ダミーメモリセルDMC2n-1,DMC2n」「を構成する強誘電体キャパシタCの分極状態に応じた電位を生じさせる」工程であって,さらに,引用発明では「ビット線BL2n-1に」は「電位Vaが生じ」,「ビット線BL2nに」は「電位Vbが生じ」るものである。また,引用発明において「電位Va」と「電位Vb」が異なった電圧であることは明らかである。
してみると,引用発明の「電位Va」,「電位Vb」が,各々,本件補正発明の「第1の電圧」,「第2の電圧」に相当し,そして,引用発明の「電位を生じさせる工程」は,本件補正発明の「前記アレイの第1の強誘電体コンデンサのデジット線に第1の電圧を発現させること」,及び「前記アレイの第2の強誘電体コンデンサのデジット線に,前記発現した第1の電圧とは異なる第2の電圧を発現させること」に相当する。
ここで,引用発明の「メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2を構成する強誘電体キャパシタCの分極状態」は,「格納されている情報に応じた」ものであるから,「メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2」には,メモリアレイに入力されるデータに対応している少なくとも2つのロジック状態のうちの1つが格納されているといえる。
そして,引用発明では「ダミーメモリセルDMC2n-1とダミーメモリセルDMC2nには相違する情報が格納され」,また,「ダミーメモリセルDMC2n-1とダミーメモリセルDMC2n」と「メモリセルMC1n-1,MC1n,MC1n+1,MC1n+2」を略同一の構成として,「参照電位発生領域(ここでは第2領域a2)に属するビット線(ここではビット線BL2n-1,BL2n,BL2n+1,BL2n+2)には,選択メモリセル領域(ここでは第1領域a1)のビット線と同様に,電位Vaまたは電位Vbのいずれかが誘起」させ,その「中間値(Va+Vb)/2」を「参照電位Vref」として用いるものであるから,「ダミーメモリセルDMC2n-1とダミーメモリセルDMC2n」には,メモリアレイに入力されるデータに対応している少なくとも2つのロジック状態のうちの1つが格納されているといえる。
また,各「強誘電体キャパシタC」が「ダミーメモリセルDMC2n-1」,「ダミーメモリセルDMC2n」を構成するものであるから,引用発明の「ダミーメモリセルDMC2n-1」,「ダミーメモリセルDMC2n」は,各々,本件補正発明の「第1のメモリセル」,「第2のメモリセル」に相当する。
そして,引用発明の「ダミーメモリセルDMC2n-1を構成する強誘電体キャパシタC」,「ダミーメモリセルDMC2nを構成する強誘電体キャパシタC」は,各々,本件補正発明の「前記第1の強誘電体コンデンサは,前記アレイに入力されるデータに対応している少なくとも2つのロジック状態のうちの1つを格納するための第1のメモリセルを有」すること,「前記第2の強誘電体コンデンサは,前記アレイに入力される前記データに対応している少なくとも2つのロジック状態のうちの1つを格納するための第2のメモリセルを有」することに相当する。
さらに,引用発明において,「ダミーメモリセルDMC2n-1」,「ダミーメモリセルDMC2n」に入力されるデータに対応するロジック状態を格納するためには,対応するデータの書き込みアクセスが必要なことは明らかであるから,引用発明においても,本件補正発明の「前記格納は,前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる」ことと同様の構成を有しているものと認められる。

ウ 引用発明の「ダミーメモリセルDMC2n-1を構成するNトランジスタTr」は,「ゲートはダミーワード線DWL21に,ソース(ドレイン)はビット線BL2n-1に,ドレイン(ソース)はダミーメモリセルDMC2n-1を構成する強誘電体キャパシタCの第1端子に接続され」るものである。してみると,「初期状態に戻す工程」において,「第2領域a2に属するダミーワード線DWL21」「をHレベルとして」,「ダミープレート線DPL21はLレベルを維持」し,さらに,「ビット線BL2n-1」「をHレベルとして」,「ダミーメモリセルDMC2n-1」が「有する強誘電体キャパシタCの分極方向」が「初期状態に戻」るのは,第2領域a2に属するダミーワード線DWL21をHレベルとしたことによって,ダミーワード線DWL21にゲートが接続されている「ダミーメモリセルDMC2n-1を構成するNトランジスタTr」が活性化し,「ダミーメモリセルDMC2n-1を構成する強誘電体キャパシタC」の分極状態が初期状に戻ったものと認められる。
してみると,引用発明の「Hレベル」は,本件補正発明の「活性化電圧」に相当し,さらに,引用発明の「ダミーメモリセルDMC2n-1を構成するNトランジスタTr」は,本件補正発明の「前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント」に相当する。
同様に,引用発明の「ダミーメモリセルDMC2nを構成するNトランジスタTr」は,「ゲートはダミーワード線DWL22に,ソース(ドレイン)はビット線BL2nに,ドレイン(ソース)はダミーメモリセルDMC2nを構成する強誘電体キャパシタCの第1端子に接続され」るものである。してみると,「初期状態に戻す工程」において,「第2領域a2に属するダミーワード線」「DWL22をHレベルとして,さらに,第2領域a2に属するダミープレート線DPL22をHレベルとし」,「ビット線BL2n」「はLレベルを維持」し,「ダミーメモリセル」「DMC2n」がそれぞれ有する強誘電体キャパシタCの分極方向」が初期状態に戻るのは,第2領域a2に属するダミーワード線DWL22をHレベルとしたことによって,ダミーワード線DWL22にゲートが接続されている「ダミーメモリセルDMC2nを構成するNトランジスタTr」が活性化し,「ダミーメモリセルDMC2nを構成する強誘電体キャパシタC」の分極状態が初期状に戻ったものと認められる。
したがって,引用発明の「Hレベル」は,本件補正発明の「活性化電圧」に相当し,さらに,引用発明の「ダミーメモリセルDMC2nを構成するNトランジスタTr」は,本件補正発明の「前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネント」に相当する。
そして,以上を総合すると,引用発明の「初期状態に戻す工程」は,「ダミーメモリセルDMC2n-1を構成するNトランジスタTr」及び「ダミーメモリセルDMC2nを構成する」を「Hレベル」で活性化させるものであるから,本件補正発明の「活性化電圧を用いて、前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント、および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネントを活性化すること」に相当する。

なお,審判請求人は令和2年3月19日付け上申書において,
「[2-1]まず、「活性化電圧を用いて、前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント、および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネントを活性化する」という特徴に関し、上記拒絶査定謄本には、『引用文献1記載の発明では、ダミーワード線DWL21及びDWL22に活性化電圧(Hレベル)を印加しなければ、リファレンス電圧は生成されない。』との御指摘が記載されています。この御指摘に関し、引用文献1の段落[0056]及び[0090]には、『<時刻t9>第2領域a2に属するダミーワード線DWL21,DWL22をHレベルとする。』と記載されています。
しかしながら、引用文献1における「Hレベル」が、仮に、請求項1における活性化電圧に相当するものであったとしても、請求人は、引用文献1におけるダミーワード線DWL21,DWL22は、本願の請求項1における第1の選択コンポーネント及び第2の選択コンポーネントに相当するものではないと考えます。
ワード線は、セルへのアクセスを示す信号を単に伝送する役割を果たすに過ぎないものであるのに対し、選択コンポーネントは、セルがデジット線にアクセスできるようにするゲートが含まれているものです。」
と主張している。
しかしながら,拒絶査定においては「引用文献1記載の発明において、各選択コンポーネント(NトランジスタTr)はビット線に接続されているので、第1の選択コンポーネントおよび第2の選択コンポーネントの共通ノードは、短絡部(s2a)に接続されているノードである。」と記載され,さらに,平成31年4月2日付け拒絶理由通知においても,「ダミーワード線DWL21及びDWL22に活性化電圧(Hレベル)を印加して、前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント(NトランジスタTr)、および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネント(NトランジスタTr)を活性化することと([0030],[0044])、」と記載されており,引用文献1の各「NトランジスタTr」を本願の「第1の選択コンポーネント」,「第2の選択コンポーネント」に相当するものとしていることから,上記主張を採用することはできない。

エ 引用発明の「同電位とする工程」は,「短絡部s2aがオン状態として,ビット線BL2n-1とビット線BL2nが短絡され同電位とする」ものであって,また,「ビット線BL2n-1とビット線BL2n」には,上記イで検討したように,各々,「電位を生じさせる工程」によって,「電位Va」,「電位Vb」が生じている。
ここで,これらの「電位Va」,「電位Vb」は,「ダミーメモリセルDMC2n-1,DMC2n」「を構成する強誘電体キャパシタCの分極状態に応じた電位」であるが,「強誘電体キャパシタCの分極状態」は,上記ウで検討したように,引用発明の「Hレベル」によって生じるものであって,「Hレベル」から生成しているものと認められる。
そして,引用発明は「同電位とする工程において,ビット線BL2n-1とビット線BL2nを短絡部s2aによって短絡されると,ビット線が同一の容量を有しているため,短絡後の電位Vaveは電位Vaと電位Vbのちょうど中間値(Va+Vb)/2となり,この電位Vave」が,「選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプSAn-1」「に与えられる参照電位Vref」となるものである。
したがって,引用発明の「参照電位Vref」は,本件補正発明の「リファレンス電圧」に相当し,そして,引用発明の「同電位とする工程」は,本件補正発明の「少なくとも部分的に前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成すること」に相当する。
さらに,引用発明の「参照電位Vref」は,「中間値(Va+Vb)/2」であるから,本件補正発明の「リファレンス電圧は、前記発現した第1の電圧と前記発現した第2の電圧の間の値を有する」ことに相当する。

なお,審判請求人は令和2年3月19日付け上申書において,
「[2-2]次に、「少なくとも部分的に前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成する」という特徴に関し、上記拒絶査定の謄本には、以下のように記載されています。
『引用文献1記載の発明では、ダミーワード線DWL21及びDWL22に活性化電圧(Hレベル)を印加しなければ、リファレンス電圧は生成されない。それ故、引用文献1は、「少なくとも部分的に前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成すること」を開示している。』
また、本願についての拒絶理由通知書(発送日:平成31年4月9日)には、以下のように記載されています。
『引用文献1には、特に[0028]-[0064],図1-3の記載に注意すると、
強誘電体メモリセルのアレイを操作する方法であって、
前記アレイの第1の強誘電体コンデンサのデジット線(BL2n-1)に第1の電圧(Va)を発現させることと([0045],[0064])、
前記アレイの第2の強誘電体コンデンサのデジット線(BL2n)に、前記発現した第1の電圧とは異なる第2の電圧(Vb)を発現させることと([0045],[0064])、
ダミーワード線DWL21及びDWL22に活性化電圧(Hレベル)を印加して、前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント(NトランジスタTr)、および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネント(NトランジスタTr)を活性化することと([0030],[0044])、
前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成すること([0051],[0064]) を含み、 前記リファレンス電圧は、前記発現した第1の電圧と前記発現した第2の電圧の間の値(Va+Vb)/2を有する方法が記載されていると認められる。』
しかしながら、「間の値(Va+Vb)/2」が「Hレベル」から算出される手法については、上記前置報告書、上記拒絶査定謄本、及び上記拒絶理由通知書のいずれにおいても示されておりません。
従って、本願の請求項1から11各々に係る発明が有している、「少なくとも部分的に前記発現した第1の電圧、前記発現した第2の電圧、および前記活性化電圧からリファレンス電圧を生成する」という特徴についても、引用文献1は開示も示唆も行っていないと考えます。」
と主張している。
しかしながら,上記エで検討したように引用文献1では、「ダミーメモリセルDMC2n-1,DMC2n」「を構成する強誘電体キャパシタCの分極状態」は,「Hレベル」(活性化電圧)とすることで生成されるものであって,そして,この「分極状態」に応じた「電位Va」(第1の電圧),「電位Vb」(第2の電圧)から「参照電位Vref」(リファレンス電圧)が生成されるもので有り,引用発明においても,「電位Va」,「電位Vb」,および「Hレベル」から「参照電位Vref」を生成しているといえることから,上記主張を採用することはできない。

以上総合すると,本件補正発明と引用発明とは,
(一致点)
「強誘電体メモリセルのアレイを操作する方法であって,
前記アレイの第1の強誘電体コンデンサのデジット線に第1の電圧を発現させることであって,前記第1の強誘電体コンデンサは,前記アレイに入力されるデータに対応している少なくとも2つのロジック状態のうちの1つを格納するための第1のメモリセルを有しており,前記格納は,前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる,前記第1の電圧を発現させることと,
前記アレイの第2の強誘電体コンデンサのデジット線に,前記発現した第1の電圧とは異なる第2の電圧を発現させることであって,前記第2の強誘電体コンデンサは,前記アレイに入力される前記データに対応している少なくとも2つのロジック状態のうちの1つを格納するための第2のメモリセルを有しており,前記格納は,前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる,前記第2の電圧を発現させることと,
活性化電圧を用いて,前記第1の強誘電体コンデンサと電子的に通信する第1の選択コンポーネント,および前記第2の強誘電体コンデンサと電子通信する第2の選択コンポーネントを活性化することと,
少なくとも部分的に前記発現した第1の電圧,前記発現した第2の電圧,および前記活性化電圧からリファレンス電圧を生成すること
を含み,
前記リファレンス電圧は,前記発現した第1の電圧と前記発現した第2の電圧の間の値を有する
方法。」
の点で一致し,相違点はない。
そして,本件補正発明の作用効果も,引用発明に基づいて当業者が予測できる範囲のものである。

したがって,本件補正発明は,引用文献1に記載された発明である。また,引用文献1に記載された発明に基づいて本件補正発明をすることは,当業者にとって容易である。したがって,本件補正発明は,特許法第29条第1項第3号,同条第2項の規定により,特許を受けることができない。

(5)結語
以上検討したとおり,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。


第3 本願発明について
1 本願発明
令和1年11月22日付けの手続補正(本件補正)は,上記のとおり却下されたので,本願の請求項1ないし14に係る発明は,平成31年3月18日に補正された特許請求の範囲の請求項1ないし14に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は,上記第2の[理由]1(2)に本件補正前の請求項1として記載したとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は,
理由1(新規性)この出願の請求項1乃至4,6,11,12に係る発明は,その出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

理由2(進歩性)この出願の請求項1乃至14に係る発明は,その出願前に日本国内又は外国において,頒布された又は気通信回線を通じて公衆に利用可能となった引用文献1乃至3に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献1:特開2002-269971号公報
引用文献2:特開平7-192476号公報
引用文献3:特開2004-164713号公報

3 引用文献,引用発明
原査定の拒絶の理由で引用された引用文献1及びその記載事項並びに引用発明は,上記第2の[理由]2(2)「ア 引用文献1」で説示したとおりである。

4 対比・判断
本願発明は,上記第2の[理由]2で検討した本件補正発明の発明特定事項である「第1の電圧を発現させること」,及び「第2の電圧を発現させること」についての限定を省いたものである。
そうすると,本願発明と引用発明は,相違点はない。
したがって,本願発明は,引用文献1に記載された発明である。また,引用文献1に記載された発明に基づいて本願発明をすることは,当業者にとって容易である。


第4 むすび
以上のとおり,本願発明は,特許法第29条第1項第3号,同条第2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。

 
別掲
 
審理終結日 2020-09-25 
結審通知日 2020-09-29 
審決日 2020-10-14 
出願番号 特願2018-539270(P2018-539270)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 113- Z (G11C)
最終処分 不成立  
前審関与審査官 後藤 彰  
特許庁審判長 田中 秀人
特許庁審判官 山澤 宏
須田 勝巳
発明の名称 セルベースのリファレンス電圧の生成  
代理人 野村 泰久  
代理人 大菅 義之  

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