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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1007002
審判番号 審判1996-17971  
総通号数
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1992-02-05 
種別 拒絶査定不服の審決 
審判請求日 1996-10-23 
確定日 1999-11-30 
事件の表示 平成2年特許願第142194号「相補型電界効果トランジスタおよびその製造方法」拒絶査定に対する審判事件(平成4年2月5日出願公開、特開平4-34968)について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1. 本件出願の手続の経緯及び要旨
本件出願は、平成2年5月30日の出願に係り、本願の請求項1及び2に係る発明は、その特許請求の範囲(1)、(2)に記載されたとおりのものであり、その請求項1に係る発明は次のとおりである。(便宜的に項分け符号を付してある)
「(1) (A-1)NチャネルMOSFETとPチャネルMOSFETとが同一基板上に形成された相補型電界効果トランジスタであって、
(A-2)N型主表面とP型主表面を有する半導体基板と、
(A-3)前記半導体基板のP型主表面上に形成され、第1のゲート電極と、1対のソース/ドレイン領域となる1対の不純物領域とを含むNチャネルMOSFETと、
(A-4)前記半導体基板のN型主表面上に形成され、第2のゲート電極と1対のソース/ドレイン領域となる1対の不純物領域とを含むPチャネルMOSFETと、を備え、
(A-5)前記NチャネルMOSFETの各不純物領域は、前記第1のゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、前記第1のゲート電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを、備え、
(B-1)前記低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さは0.3μm以下にされており、
(B-2)前記低濃度不純物領域の表面部の、前記第1のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは0.1μm以上であり、
(C)前記低濃度不純物領域の表面部の、前記第1のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており、
(D)前記PチャネルMOSFETのそれぞれの不純物領域は、前記第2のゲート電極の下に延びていない、相補型電界効果トランジスタ。」(以下、本願発明1という)
2. 引用例記載の発明
当審の拒絶理由に引用された出願前公知の刊行物(特開昭61-134057号公報、以下、引用例1という)には、
「この発明は、微細なCMOS型集積回路装置に関し、NチャネルMOSFET…のホットエレクトロン注入効果とPチャネルMOSFETのパンチスルー現象を除去するようにしたものである。」(第1頁右下欄第3行から第8行)、
「以下、この発明のCMOS型集積回路装置の実施例について図面に基づき説明する。第1図はその一実施例の構成を示す断面図であり、図中の101はNチャネルMOSFET、102はPチャネルMOSFETである。
また、1は比抵抗5ないし10ΩcmのN型シリコン単結晶基板である。このN型シリコン単結晶基板1にP型不純物ドープ層(以下Pウエルと云う)2が形成されている。このPウエル層2はNチャネルMOSFET101を作るためのもので、不純物濃度1×1016ないし1×1017cm-3のP型不純物がドープされている。」(第2頁左下欄第9行から第20行)、
「ゲート電極5の側壁には、シリコン酸化膜(「PSG(リンガラス)」は誤記)によるスペーサ7が形成されている。このスペーサ7の下において、NチャネルMOSFET101では、N型単結晶シリコン基板1中にN-層6が形成されている。このN-層6は表面濃度が5×1016ないし1×1019cm-3である。
さらに、このN-層6に隣接して、表面濃度1×1020ないし3×1020cm-3のN+層8が形成されており、NチャネルMOSFET101のソース及びドレインとなっている。
一方、PチャネルMOSFET102においては、表面濃度1×1019ないし3×1019cm-3のP+層9のみでPチャネルMOSFETのソース及びドレインが形成されており、スペーサ7によりP+層のゲート電極下への回り込みが抑えられている。」(第2頁右下欄第4行から第3頁左上欄第9行)と記載され、
また、「第2図(F)に示すように、Pチャネル領域112をレジスト52でマスキングして、Nチャネル領域111にリンを2×1013cm-2のドーズ量でイオン注入し、N-層6を形成する。
次に、レジストを除去し、全面にSiO2をCVD法により500nm堆積させ、CHF3およびC2F6ガスを用いた異方性エッチング装置により全面エッチングを行い、第2図(G)に示すように、ゲート電極5の側壁部分にSiO2のスペーサ7を幅0.2μmで形成する。
次に、第2図(H)に示すように、再度チャネル部分112をレジスト53でマスキングしてNチャネル部分111をレジスト53でマスキングしてNチャネル部分111を5×1018cm-2のドーズ量でイオン注入し、N+層8を形成する。スペーサが存在するため、N+層とチャネルの間にはN-層が残存する構造となる。
次に、第2図(I)に示すように、レジスト53を除去し、新たなレジスト54によりNチャンネル部分111をマスキングして、Pチャネル部分112にボロンを1×1014cm-2のドーズ量でイオン注入しP+層9を形成する。
次に、レジスト54を除去した後、900℃乾燥酸素雰囲気でドライブインを施し、第2図(JF)に示すように、N+層8及びP+層9の接合深さをそれぞれ0.2μmおよび0.4μmとする。ボロンは拡散速度が大きいのでスペーサの下全体にP+層9が入り込み、オフセットゲート構造にはならない。」(第3頁右下欄第8行から第4頁左上欄第15行)と記載され、
さらに、「ゲート電極側壁に形成されたスペーサを利用し、NチャネルMOSFETにおいては、N-、N+構造ドレインとし、ホットキャリア効果を緩和させ、PチャネルMOSFETにおいては、スペーサによりP+層のゲート電極下への回り込みを防ぎ、実行ゲート長が短縮されないようにしてパンチする現象を防いでいるため、CMOS型集積回路装置の高密度化が可能となる。」(第4頁右上欄第10行から第17行)と記載されている。
引用例1はCMOS型集積回路装置であり、図面からNチャネルMOSFETとPチャネルMOSFETとが同一基板上に形成され、N型主表面とP型主表面を有する半導体基板を有することは示されている。
また、スペーサが存在するため、N+層とチャネルの間にはN-層が残存する構造となるので、NチャネルMOSFETの各不純物領域は、ゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、ゲ一ト電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを備えている。
引用例1には、その第2図にスペーサ7が0.2μm(第3頁右下欄第15行から第17行参照)であって、N-層6の一端はゲート電極下に入り込み、他端はスペーサの高濃度側端近くにあるものが示されており、低濃度不純物領域の表面部の、ゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされている構成が示されている。
引用例1には、「PチャネルMOSFET102においては、表面濃度1×1019ないし3×1019cm-3のP+層9のみでPチャネルMOSFETのソース及びドレインが形成されており、スペーサ7のよりP+層のゲート電極下への回り込みが抑えられている。」とされており、PチャネルMOSFETのそれぞれの不純物領域は、前記第2のゲート電極の下に延びていないことが示されている。
すなわち、引用例1には、CMOS型集積回路装置において、NチャネルMOSFETのホットエレクトロン注入効果とPチャネルMOSFETのパンチスルー現象を除去するようにしたものであり、NチャネルMOSFETとPチャネルMOSFETとが同一基板上に形成され(a-1)、N型主表面とP型主表面を有する半導体基板を有し(a-2)、NチャネルMOSFET101では、N型単結晶シリコン基板1中のPウエル2にN-層6が形成され、このN-層6に隣接して、N+層8が形成されており、NチャネルMOSFET101のソース及びドレインとなっており(a-3)、PチャネルMOSFET102においては、P+層9のみでPチャネルMOSFETのソース及びドレインが形成されており(a-4)、NチャネルMOSFETの各不純物領域は、ゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、ゲート電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを備え(a-5)、ゲート電極5の側壁部分にSiO2のスペーサ7を幅0.2μmで形成し、N+層8及びP+層9の接合深さをそれぞれ0.2μmおよび0.4μmとし、低濃度不純物領域の表面部の、ゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており(c)、PチャネルMOSFETのそれぞれの不純物領域は、ゲート電極の下に延びていない(d)、相補型電界効果トランジスタが記載されている。
(引用例2記載の発明)
同じく引用例2(特開平1-307266号公報)には、
「本発明の目的は、ゲートとソース、ドレインを十分にオーバーラップさせ、かつ高濃度の拡散端をゲート電極直下まで到達させたLDD構造を容易に形成する製造方法を提供する。」(第2頁右上欄第18行〜左下欄第2行)と記載され、
「第1図(b)の如く、ゲート電極をマスクに5×1012〜2×1013cm-2程度のリンを、シリコン基板1と垂直方向に対して45°〜60°の角度で注入する。このとき、イオン打ち込みは、基板上に形成されたトランジスタのゲート電極の方向を考慮し、2〜4方向の回転注入を行い、ソース・ドレインに非対称性が生ずるのを防ぐ。本実施例では、n-層6の大きさは、最終的には深さ方向で0.1〜0.15μm、横方向(つまりゲートとのオーバーラップ量)で0.15〜0.2μmとなった。
さらに、第1図(c)の如く、シリコン酸化膜を100〜150nm被覆し、反応性イオンエッチングを用いて、ゲート電極5の側壁にサイドウォールスペーサ7を形成する。このとき、スペーサ長は0.1〜0.15μmとなった。この後、1〜5×1015cm-2程度のヒ素をシリコン基板に垂直方向に対して0°、あるいは、7°程度傾けて回転注入法により、n+層8を形成する。このとき、最終的なn+層の横方向拡散量は0.1〜0.15μmであった。上記サイドウォールスペーサ7の幅は、このn+層の横方向拡散量以下に設定する必要がある。
以上により、工程数の増加なく、ゲートオーバーラップ量を確保した高耐圧、高電流駆動能力のMIS型電界効果トランジスタを得ることができた。」(第3頁左上欄第2行から右上欄第8行)と記載されている。
即ち、引用例2には、ゲートとソース、ドレインを十分にオーバーラップさせ、かつ高濃度の拡散端をゲート電極直下まで到達させたLDD構造が示され、n-層6の大きさは、最終的には横方向(つまりゲートとのオーバーラップ量)で0.15〜0.2μmであり、ゲート電極5の側壁のサイドウォールスペーサ7のスペーサ長は0.1〜0.15μmであり、最終的なn+層の横方向拡散量は0.1〜0.15μmであり、上記サイドウォールスペーサ7の幅は、このn+層の横方向拡散量以下に設定する必要があることが記載されている。
3. 本願発明1と引用例記載の発明との対比
3.1 本願発明1と引用例1との対比
(一致点)
引用例1における(a-1〜5)、(c)、(d)は、本願発明1の(A-1〜5)、(C)、(D)に相当するから、本願発明1は引用例1記載の発明と次の点で一致する。
「(A-1)NチャネルMOSFETとPチャネルMOSFETとが同一基板上に形成された相補型電界効果トランジスタであって、
(A-2)N型主表面とP型主表面を有する半導体基板と、
(A-3)前記半導体基板のP型主表面上に形成され、第1のゲート電極と、1対のソース/ドレイン領域となる1対の不純物領域とを含むNチャネルMOSFETと、
(A-4)前記半導体基板のN型主表面上に形成され、第2のゲート電極と1対のソース/ドレイン領域となる1対の不純物領域とを含むPチャネルMOSFETと、を備え、
(A-5)前記NチャネルMOSFETの各不純物領域は、前記第1のゲート電極の下にまで延びるように形成された比較的低濃度の不純物領域と、前記低濃度不純物領域に連なり、前記第1のゲ一ト電極から離れた位置に形成された、前記低濃度不純物領域よりも高い濃度の不純物領域とを、備え
(C)前記低濃度不純物領域の表面部の、前記第1のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており、
(D)前記PチャネルMOSFETのそれぞれの不純物領域は、前記第2のゲート電極の下に延びていない
相補型電界効果トランジスタ。
(相違点)
そして、本願発明1と引用例1記載の発明とは次の点で相違している。
▲1▼本願発明1は「(B-1)前記低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さは0.3μm以下にされて」いるが、引用例1のものは記載がない点、
▲2▼本願発明1は、「(B-2)前記低濃度不純物領域の表面部の、前記第1のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは0.1μm以上であ」るのに対して、引用例1のものは、ゲート電極下に達する領域が図示されているが、長さの記載はない点。
(相違点の判断)
(相違点▲1▼について)
引用例1のものは、ゲート電極5の側壁部分にSiO2のスペーサ7を幅0.2μmで形成し、N+層8及びP+層9の接合深さをそれぞれ0.2μmおよび0.4μmとし、低濃度不純物領域の表面部の、前記第1のゲート電極下に位置する部分の、チャネルの長さ方向と同一方向の長さは、該低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さよりも小さくされており、しかも、ボロンは拡散速度が大きいのでスペーサの下全体にP+層9が入り込み、オフセットゲート構造にはならないことから、P+層9はスペーサ幅と同程度に、拡散速度が小さいN+層8の幅方向は、スペーサ下に留まっていると認められ、第2図(J)及び第1図にはN-層6の一端はゲート電極下に入り込み、他端はスペーサの高濃度側端近くにあるものが示されており、スペーサ幅程度の長さ(約0.2μm)は有するものと認められる。
そして、低濃度不純物領域の表面部の、チャネルの長さ方向と同一方向の長さが、長いと抵抗が高くなるので、長さには自ずと限度があることは周知の事実であり、それを0.3μm以下とすることは、当業者が容易に想到できたことである。したがって、相違点▲1▼は格別のことではない。
(相違点▲2▼について)
引用例2には、「本実施例では、n-層6の大きさは、最終的には深さ方向で0.1〜0.15μm、横方向(つまりゲートとのオーバーラップ量)で0.15〜0.2μmとなった。」と記載されており、チャネルの長さ方向と同一方向の長さは0.1μm以上である。そして、引用例2はゲートとソース、ドレインを十分にオーバーラップさせることを目的とするものであるから、引用例1のゲート電極下に達する領域の長さを0.1μm以上であるとすることは当業者が任意に設定できた事項であると認められ、引用例2記載の長さとすることに格別のことが認められない。
したがって、相違点▲2▼は格別のことではない。
4. まとめ
相違点▲1▼及び▲2▼は格別のことでないので、本願発明1は引用例1及び2記載の発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明1は、特許法第29条第2項の規定により特許を受けることができないものであり、特許請求の範囲請求項2に係る発明について述べるまでもなく、本願は、拒絶すべきものであり、上記結論通り審決する。
 
審理終結日 1999-07-30 
結審通知日 1999-08-13 
審決日 1999-08-23 
出願番号 特願平2-142194
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 大嶋 洋一安田 雅彦  
特許庁審判長 張谷 雅人
特許庁審判官 小田 裕
橋本 武
発明の名称 相補型電界効果トランジスタおよびその製造方法  
代理人 伊藤 英彦  
代理人 深見 久郎  
代理人 森田 俊雄  
代理人 吉田 博由  

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