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審決分類 審判 全部申し立て 1項3号刊行物記載  H01L
審判 全部申し立て 2項進歩性  H01L
管理番号 1010343
異議申立番号 異議1999-71800  
総通号数
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 1997-03-28 
種別 異議の決定 
異議申立日 1999-05-11 
確定日 1999-12-22 
異議申立件数
訂正明細書 有 
事件の表示 特許第2822957号「半導体装置及びその製造方法」の請求項1ないし4に係る特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 訂正を認める。 特許第2822957号の請求項1ないし4に係る特許を維持する。 
理由 1.手続きの経緯
本件特許2822957号に係る出願は、平成7年9月14日に特許出願され、平成10年9月4日に設定登録されたが、その後特許異議の申立があり、取消理由通知がなされ、その指定期間内である平成11年11月8日に訂正請求がなされたものである。
2.訂正の適否についての判断
(1)訂正の内容
訂正事項a:特許請求の範囲の請求項1中の「構成される」を、「構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
訂正事項b:特許請求の範囲の請求項3中の「工程を含む」を、「工程を含み、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
訂正事項c:明細書の【0011】の欄中の「構成される。」を、「構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
訂正事項d:明細書の【0012】の欄中の「形成することを特徴とする。」を、「形成することを含み、前記MOSトランジスタと前記キヤパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
(2)訂正の目的の適否,新規事項の有無及び拡張・変更の存否
上記訂正事項a,bは、特許明細書の特許請求の範囲の請求項1,3に記載された「キャパシタ」と「MOSトランジスタ」との関係を「MOSトランジスタとキャパシタとの段差がキャパシタの容量絶縁膜の膜厚分である」と限定するものであり、特許請求の範囲の減縮に相当する。 上記訂正事項c,dは、発明の詳細な説明の欄の記載と訂正後の請求項1,3の記載との整合性をとるためのものであり、明りょうでない記載の釈明に相当する。
さらに、「MOSトランジスタとキャパシタとの段差がキャパシタの容量絶縁膜の膜厚分である」ことは、原明細書【0018】の欄の記載及び図1,図2に開示されているから、上記訂正事項a〜dは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質的に特許請求の範囲を拡張し、又は変更するものではない。
(3)独立特許要件の判断
(3-1)本件発明
訂正明細書の請求項1〜4に係る発明(以下、「本件発明1〜4」という)は、その特許請求の範囲の請求項1〜4に記載された次のとおりのものである。
「【請求項1】ポリシリコンと高融点金属シリサイドとを積層したポリサイドでゲート電極が形成されるMOSトランジスタと、前記MOSトランジスタに近接配置されるキャパシタとを備え、前記キャパシタは前記ゲート電極のポリサイドを構成する下層のポリシリコン及び上層の高融点金属シリサイドとそれぞれ同一のポリシリコンからなる下側容量電極及び同一の高融点金属シリサイドからなる上側容量電極と、前記両容量電極の間に設けられた容量絶縁膜とで構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする半導体装置。
【請求項2】前記容量絶縁膜はシリコン酸化膜、シリコン窒化膜の単層または積層構造である請求項1に記載の半導体装置。
【請求項3】半導体基板上にポリシリコンを形成する工程と、前記ポリシリコン上の所望の領域に容量絶縁膜を選択的に形成する工程と、前記ポリシリコン上に高融点金属シリサイドを形成する工程と、前記高融点金属シリサイドをエッチングして前記容量絶縁膜上に残して上側容量電極を形成する工程と、前記ポリシリコンをエッチングして前記容量絶縁膜下に残して下側容量電極を形成する工程と、前記容量絶縁膜が形成されない領域の前記高融点金属シリサイドとポリシリコンとを同一マスクでエッチングしてMOSトランジスタのポリサイドゲートを形成する工程を含み、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする半導体装置の製造方法。
【請求項4】前記高融点金属シリサイドのエッチング工程では前記容量絶縁膜をエッチングストッパとしてエッチング終点を制御し、前記ポリシリコンのエッチング工程では前記容量絶縁膜をマスクとしてエッチングを行う請求項3に記載の半導体装置の製造方法。」
(3-2)取消理由通知で引用した各刊行物に記載された発明
本件発明に対して、当審が取消理由通知で引用した刊行物1(特開平6-61423号公報)には、以下の点が、図1〜図8と共に記載されている。
【0007】……前記MOSFETのゲート電極として、前記ポリシリコン層および前記高融点材からなるポリサイド構造のゲート電極を形成し、前記容量素子として、前記容量膜を前記ポリシリコン層および前記高融点材によって挟んだ構造の容量素子を形成し、前記抵抗素子として、前記ポリシリコン層からなる抵抗素子を形成することを特徴とする。
【0010】まず、半導体基板表面に所定の膜厚のゲート酸化膜を形成する。次にゲート酸化膜の表面に、例えば窒化膜等、酸化膜の成長を阻止する膜を積層させ、この窒化膜のうちMOSFETを形成すべきアクティブ領域に対応した部分のみを残して他の部分を除去する。そして、高温酸化処理を行う。この結果、酸化膜のうち窒化膜の載っていない部分、すなわち、アクティブ領域以外の領域の酸化膜が成長し、図3に示すように分厚いフィールド酸化膜3が形成される。一方、アクティブ領域においては酸化膜が成長せず、この領域は膜厚の薄いゲート酸化膜4のみが形成された状態となる。このようにしてフィールド酸化膜3の成長が終了すると、窒化膜は除去される。
【0011】次に図1におけるポリシリコン堆積工程1aへ進み、基板前面にポリシリコン層2を一様に堆積させる(図3)。次いで不純物拡散工程1bへ進み、リン等の不純物をポリシリコン層2に一様に拡散する。次に容量膜形成工程1cへ進み、ポリシリコン層2の表面に単層の酸化膜または窒化膜/酸化膜等の積層膜による容量膜1を形成する。
【0012】次にパターニング工程1dへ進み、容量膜1の表面にフォトレジストを塗布する。そして、塗布されたフォトレジストのうち容量素子Cの容量膜に対応した部分および抵抗素子Rに対応した部分のみを残し、他の部分をエッチングにより除去する。次いで残ったフォトレジストをマスク材として容量膜1のエッチングを行う。この結果、容量膜1のうち容量素子Cの容量膜となる部分および抵抗素子Rに対応した部分のみが残り、他の容量膜が除去される。ここで、容量膜1のエッチングに伴って、MOSFETのゲート電極の下層部となるポリシリコン層2の表面処理が行われる。従って、このエッチングは、クリーンであり、且つ、高いエッチング選択比(容量膜/ポリシリコン膜)の得られるエッチング法を用いることが好ましい。例えば、容量膜1が積層膜であり、且つ、その下層が酸化膜がある場合には、上層をドライエッチングにより除去し、下層をバッファードフッ酸等により除去する。このようにして容量膜のエッチングを終え、容量膜上のフォトレジスト5aおよび5bを除去する(図4)。
【0013】次に高融点材堆積工程1eへ進み、ポリシリコン層2および容量膜1を覆うようにWSix、MoSix等による高融点材6を堆積させる(図5)。ここで、高融点材堆積工程の前処理として熱処理を実施すると、最終的に出来上がる容量素子Cの信頼性を向上させる効果がある。すなわち、容量膜を緻密化させて電気的、物理的性能を向上させるだけではなく、高融点材堆積工程後の熱処理による容量膜からの脱ガスや応力変化による高融点材の剥離防止ができる。特に、高融点材堆積の前処理と密着性が向上し、さらに、ポリシリコン層2に拡散させた不純物の再拡散を防ぐことができる。
【0014】次にゲート電極等パターニング工程1fを実施する。まず、高融点材6の表面にフォトレジストを塗布する。そして、フォトレジストのうち、容量素子Cの上部電極L2およびMOSFET50のゲート電極Gに対応した各部のみを残し、他の部分をエッチングにより除去する。
【0015】次いでポリサイドエッチング工程1gへ進み、残ったフォトレジストをマスク材とし、通常のポリサイドエッチング法によるエッチングを行う。この結果、容量素子Cの上部電極L2およびMOSFET50のゲート電極Gに対応した領域の高融点材6のみが残り、他の高融点材6は除去される。また、ポリシリコン層2のうち容量膜1の載っていない領域のポリシリコン層が除去される。このように容量膜1をエッチングストッパとしたエッチングが行われる結果、抵抗素子1および容量素子Cの下部電極L1のパターニングが自動的に行われる。このようにしてポリサイドエッチングが終了すると、高融点材上のフォトレジスト7aおよび7bが除去される(図6)。
【0016】次いで、ソース・ドレイン10,10,…形成のためのイオン注入および熱拡散、層間絶縁膜20の形成、電極取り出しのためのコンタクト孔CNの形成、メタル配線Mの積層およびパターニング、…といった通常のMOS集積回路の製造工程と全く同じ工程を順次実施する。ここで、LDD構造のMOSFETを形成する場合は、ポリサイドエッチングの後、サイドスペーサ8,8,…を形成する(図7)。そして、最終的に図8に断面構造を例示するアナログMOS集積回路が完成する。
同じく刊行物2(特開平6-334118号公報)には、以下の点が、図4,図5と共に記載されている。
【0004】次に、図4の(B)を参照すると、キャパシタ絶縁膜21を形成する。このキャパシタ絶縁膜21はたとえば三層構造のONO(Oxide/Nitride/Oxide)膜である。つまり、N+ポリシリコン層20を熱酸化して酸化膜を形成し、その上にCVD法により窒化膜を形成し、さらにその上に熱酸化より窒化膜を酸化して酸化膜を形成する。次いで、フォトリソグラフィー法により素子分離用フィールド酸化膜2上のキャパシタ形成領域以外のキャパシタ絶縁膜21を除去する。
また、図5にはキャパシタとMOSトランジスタを近接配置させた構成が記載されている。
(3-3)本件発明と各刊行物との対比・判断
本件発明1〜4と上記刊行物1,2の記載とを対比すると、刊行物1,2には、本件発明1〜4の構成要素である「前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」構成が示されていないし、該構成の示唆もない。
なお、刊行物1は、MOSトランジスタとキャパシタとの段差がキャパシタの容量絶縁膜の膜厚分の他にフィールド酸化膜の膜厚分もあり、段差が大きい。
そして、本件発明1〜4は、前記構成を備えることにより、本件明細書【0027】に記載されたように、MOSトランジスタとキャパシタの段差を緩和することができ、これにより、上層の配線層の平坦化を図り、段切れ等を防止し、配線の微細化が実現でき、また、キャパシタを隣接するMOSトランジスタのポリサイドゲートに近接配置した場合でも、フォトレジストの膜厚のばらつきが生じることがなく、高精度のフォトリソグラフィ工程が可能となり、半導体装置の高集積化が実現できるという刊行物1,2にはない顕著な作用効果を奏するものである。
したがって、本件発明1〜4が、上記刊行物1に記載された発明と同一、もしくは上記刊行物1,2記載の発明から当業者が容易に発明をすることができたものとはいえない。
したがって、本件発明1〜4は特許出願の際独立して特許を受けることができるものである。(4)むすび
以上の通りであるから、上記訂正請求は特許法第120条の4第2項及び同条第3項で準用する第126条第2〜4項の規定に適合するから上記訂正を認める。
3.特許異議申立についての判断
(1)特許異議申立の理由の概要
特許異議申立人ヤマハ株式会社は、甲第1号証(刊行物1:特開平6-61423号公報),甲第2号証(刊行物2:特開平6-334118号公報)を提出し、本件請求項1,2に係る発明は、前記甲第1号証及び甲第2号証から当業者が容易になし得た発明であり、特許法第29条第2項の規定により特許を受けることができないものである。また、本件請求項3,4に係る発明は、前記甲第1号証に記載された発明と同一、もしくは前記甲第1号証に記載された発明から当業者が容易になし得た発明であり、特許法第29条第1項第3号もしくは同第29条第2項の規定により特許を受けることができないものである。したがって、特許を取り消すべきであると主張している。
(2)判断
上記2(3)独立特許要件の判断で示したのと同様の理由により、本件発明1〜4は、甲第1,2号証に記載された発明と同一、もしくは前記甲第1,2号証に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできないから、特許異議申立ての理由及び証拠によっては、本件発明1〜4の特許を取り消すことはできない。
また、他に本件発明1〜4の特許を取り消すべき理由を発見しない。
よって、結論のとおり決定する。
 
発明の名称 (54)【発明の名称】
半導体装置及びその製造方法
(57)【特許請求の範囲】
【請求項1】ポリシリコンと高融点金属シリサイドとを積層したポリサイドでゲート電極が形成されるMOSトランジスタと、前記MOSトランジスタに近接配置されるキャパシタとを備え、前記キャパシタは前記ゲート電極のポリサイドを構成する下層のポリシリコン及び上層の高融点金属シリサイドとそれぞれ同一のポリシリコンからなる下側容量電極及び同一の高融点金属シリサイドからなる上側容量電極と、前記両容量電極の間に設けられた容量絶縁膜とで構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする半導体装置。
【請求項2】前記容量絶縁膜はシリコン酸化膜、シリコン窒化膜の単層または積層構造である請求項1に記載の半導体装置。
【請求項3】半導体基板上にポリシリコンを形成する工程と、前記ポリシリコン上の所望の領域に容量絶縁膜を選択的に形成する工程と、前記ポリシリコン上に高融点金属シリサイドを形成する工程と、前記高融点金属シリサイドをエッチングして前記容量絶縁膜上に残して上側容量電極を形成する工程と、前記ポリシリコンをエッチングして前記容量絶縁膜下に残して下側容量電極を形成する工程と、前記容量絶縁膜が形成されない領域の前記高融点金属シリサイドとポリシリコンとを同一マスクでエッチングしてMOSトランジスタのポリサイドゲートを形成する工程を含み、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする半導体装置の製造方法。
【請求項4】前記高融点金属シリサイドのエッチング工程では前記容量絶縁膜をエッチングストッパとしてエッチング終点を制御し、前記ポリシリコンのエッチング工程では前記容量絶縁膜をマスクとしてエッチングを行う請求項3に記載の半導体装置の製造方法。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はポリシリコン上に高融点金属シリサイドが形成されたポリサイドとキャパシタを備える半導体装置及びその製造方法に関する。
【0002】
【従来の技術】近年における半導体装置の微細化、高集積化に伴って配線幅が縮小されると、配線抵抗が無視できなくなるため、ポリシリコン上に高融点金属シリサイドを一体に形成したポリサイドが採用されている。一方、DRAM等のキャパシタを有する半導体装置では、容量絶縁膜を挟んで上下にそれぞれ容量電極を設けたスタック構造のキャパシタが用いられている。したがって、前記したポリサイドを有する半導体装置においてキャパシタを構成する場合には、このポリサイドをそのまま利用した半導体装置が提案されている。
【0003】図3はその一例の半導体装置の製造工程図である。先ず、図3(a)のように、シリコン基板21にフィールド絶縁膜22、ゲート酸化膜23を形成した後、全面にポリシリコン24及び第1WSi(タングステンシリサイド)26Aを形成する。さらに、前記第1WSi26Aの上に容量絶縁膜としてシリコン酸化膜25を形成し、その上に第2WSi26Bを形成する。
【0004】次いで、図外のフォトレジストを利用して前記第2WSi26Bを選択エッチングし、図3(b)のように、上側容量電極を形成する。そして、ゲート形成領域及びキャパシタ形成領域をフォトレジスト27でマスクした上で前記シリコン酸化膜25、第1WSi26A、ポリシリコン24をエッチングする。これにより、図3(c)に示すように、ゲート絶縁膜23上にポリサイドゲートGが形成され、フィールド絶縁膜22上の前記第2WSi26Bの下側に容量絶縁膜25とポリサイドの下側容量電極が形成され、キャパシタCが構成される。
【0005】しかる後、全面にシリコン酸化膜等の絶縁膜を被着し、かつこれを異方性エッチングすることで、キャパシタCの下側容量電極とポリサイドゲートGの側面にそれぞれサイドウォール28が形成され、これらを絶縁被覆する。また、ポリサイドゲートGやサイドウォール28を利用したイオン注入を行うことでソース・ドレイン領域30、LDD領域29が形成され、ポリサイドゲートを有するMOSトランジスタとキャパシタを含む半導体装置が形成される。このような半導体装置の例としては、例えば特開平4-98871号公報に記載のものがある。
【0006】また、図4は他の例を示す図であり、ここでは上側容量電極にポリサイドを用いた例である。図4(a)のように、シリコン基板31にフィールド酸化膜32、ゲート酸化膜33を形成した後、全面に第1ポリシリコン34Aを形成し、さらにその上に容量絶縁膜としてのシリコン酸化膜35を形成する。そして、図外のフォトレジストを用いた選択エッチングによりシリコン酸化膜35と第1ポリシリコン34Aをエッチングし、図4(b)のように、キャパシタの下側容量電極と容量絶縁膜を形成する。
【0007】次いで、全面に第2ポリシリコン34BとWSi36を積層状態に形成してポリサイドを形成し、その上でゲート形成領域とキャパシタ形成領域をフォトレジスト37でマスクしてポリサイドを選択エッチングすることで、図4(c)のように、ポリサイドゲートGと、キャパシタCの上側容量電極を形成する。その後の工程は前例と同じであり、図4(d)のように、サイドウォール38、ソース・ドレイン領域40、LDD領域39を形成することで、ポリサイドゲートを有するMOSトランジスタとキャパシタを含む半導体装置が形成される。
【0008】
【発明が解決しようとする課題】このようにポリサイド構造を採用することで、ゲート電極やキャパシタにつながる配線層の抵抗を低減し、半導体装置の高速動作が可能となる。しかしながら、キャパシタにおいては、上側容量電極と下側容量電極の一方に形成されたポリサイドに、容量絶縁膜と他方の容量電極の厚さが加えられるため、キャパシタ全体の膜厚がポリサイドゲートの膜厚よりも大きくなり、キャパシタの側面部において急峻な段差が生じることになる。このため、その上に形成する配線層等の平坦化を図ることができずに段切れ等が生じ易く、微細配線の実現が困難になるという問題がある。
【0009】また、MOSトランジスタとキャパシタを隣接配置する半導体装置では、キャパシタにおける段差によってフォトリソグラフィ工程のフォトレジストの膜厚にばらつきが生じ、このばらつきがゲート電極の形成領域にまで影響すると、多重干渉効果等によって寸法精度の高いゲート電極を形成することが困難になる。このため、ゲート電極とキャパシタとの間隔を離すことが必要となり、半導体装置の高集積化の障害になる。
【0010】更に、半導体装置の製造工程についてみた場合、ポリサイドに対向される容量電極を形成するために、ポリシリコンの形成とその選択エッチング工程が必須のものであり、この工程はキャパシタを形成するためにのみ必要とされるものであるため、半導体装置の全体の製造工程数を低減する上での障害となっている。本発明の目的は、微細化及び高集積化を図るとともに、製造工数を削減した半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、ポリシリコンと高融点金属シリサイドとを積層したポリサイドでゲート電極が形成されるMOSトランジスタと、前記MOSトランジスタに近接配置されるキャパシタとを備え、前記キャパシタは前記ゲート電極のポリサイドを構成する下層のポリシリコン及び上層の高融点金属シリサイドとそれぞれ同一のポリシリコンからなる下側容量電極及び同一の高融点金属シリサイドからなる上側容量電極と、前記両容量電極の間に設けられた容量絶縁膜とで構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記容量絶縁膜の膜厚分であることを特徴とする。
【0012】また、本発明の製造方法は、半導体基板上にポリシリコンを形成する工程と、このポリシリコン上の所望の領域に容量絶縁膜を選択的に形成する工程と、前記ポリシリコン上に高融点金属シリサイドを形成する工程と、前記高融点金属シリサイドをエッチングして前記容量絶縁膜上に残して上側容量電極を形成する工程と、前記ポリシリコンをエッチングして前記容量絶縁膜下に残して下側容量電極を形成する工程と、前記容量絶縁膜が形成されない領域の高融点金属シリサイドとポリシリコンとを同一マスクでエッチングしてMOSトランジスタのポリサイドゲートを形成することを含み、前記MOSトランジスタと前記キャパシタとの段差が前記容量絶縁膜の膜厚分であることを特徴とする。
【0013】
【発明の実施の形態】次に、本発明の実施形態を図面を参照して説明する。図1は本発明をDRAM等のように、MOSトランジスタとキャパシタとを備える半導体装置に適用した一実施形態を示しており、これを製造工程順に示す断面図である。先ず、図1(a)のように、シリコン基板1の表面の素子分離領域に例えばLOCOS法により4000Å程度のシリコン酸化膜からなるフィールド酸化膜2を形成し、素子形成領域に85Åのシリコン酸化膜からなるゲート絶縁膜3を形成する。そして、全面にポリシリコン4を約1500Åの厚さに成長し、かつ約850℃でリンを拡散し、低抵抗化する。
【0014】そして、前記ポリシリコン4の表面に減圧CVD法により約400Åの膜厚のシリコン酸化膜5を形成し、図外のフォトレジストを用いた選択エッチング法により、キャパシタ形成領域にのみ前記シリコン酸化膜5を残し、容量絶縁膜5として形成する。このエッチングでは、CHF3系のガスを用いており、この際シリコン酸化膜とポリシリコンとのエッチング選択比は約10程度あるため、ポリシリコン4がエッチングされることは殆どない。
【0015】次いで、図1(b)のように、前記ポリシリコン4及び容量絶縁膜5上にスパッタ法によりWSi(タングステンシリサイド)6を1500Åの厚さに形成する。そして、MOSトランジスタのゲート形成領域とキャパシタ形成領域にフォトレジストのマスク7を形成する。ここでは0.35μmのフォトレジストを10%以内の寸法誤差で形成する。次いで、このマスク7を用いてSF6系のガスを用いたRIE法によりWSi6を選択エッチングする。このWSi6のエッチングでは、容量絶縁膜5がエッチングストッパとして機能する。
【0016】WSi6のエッチングが完了した後、同一チャンバ内でガスをC12系のガスに切り替え、今度はポリシリコン4をRIE法によりエッチングする。このエッチングでは、ゲート形成領域では前記フォトレジスト7がマストとなり、キャパシタ形成領域ではポリシリコンとシリコン酸化膜とのエッチング選択比が約50であるため容量絶縁膜5がマスクとなり、この容量絶縁膜5と同一形状にポリシリコン4がエッチングされる。これにより、図1(c)のように、ゲート形成領域にはポリシリコン4とWSi6が積層されたポリサイドゲートGが形成され、キャパシタ形成領域にはシリコン酸化膜の容量絶縁膜5を挟んでポリシリコン4を下側容量電極とし、WSi6を上側容量電極としたキャパシタCが形成される。
【0017】しかる後、図1(d)のように、P型あるいはN型の不純物を低濃度でシリコン基板1の素子形成領域にイオン注入してLDD領域9を形成し、全面に酸化膜を成長後、異方性エッチングしてサイドウォール8を形成した後、同じ型の不純物を高濃度でイオン注入してソース・ドレイン領域10を形成し、素子形成領域にMOSトランジスタを形成する。
【0018】したがって、この半導体装置では、特にキャパシタCにおいては、ポリサイドを形成するポリシリコン4とWSi6とで上下の容量電極を形成することができるため、ポリサイドゲートGに比較すると、その厚さは容量絶縁膜5の膜厚に相当する分だけ厚くなる。しかしながら、この容量絶縁膜5の膜厚は400Å程度であり、ポリシリコン4、WSi6の各膜厚はそれぞれ約1500Åであるため、ボリサイドゲートGの約1割り強だけ厚さが大きくなるのに過ぎず、従来のキャパシタに比較してその段差を大幅に改善することができる。すなわち、従来では容量電極の膜厚と容量絶縁膜の膜厚の和に相当する2000〜3000Å程度の段差が生じているが、これを400Å程度に低減することができる。これにより、ポリサイドゲートGやキャパシタC等の上側に形成する配線層の平坦化を図り、その配線の段切れ等の発生を抑制して微細配線の実現を可能とする。また、キャパシタをMOSトランジスタのゲートに近接した場合でもフォトレジストの膜厚にばらつきが生じることがなく、微細パターンを均一に形成でき、高集積化が可能となる。
【0019】また、製造工程についてみた場合、キャパシタはポリサイドを構成するポリシリコンとWSiをそれぞれ容量電極としているため、ポリサイド以外の導電層を形成する必要がなく、そのための工程が不要となり、製造工程数を削減することが可能となる。
【0020】図2は本発明の第2の実施形態を製造工程順に示す断面図である。先ず、図2(a)に示すように、前記一の実施形態と同様にシリコン基板11の表面の素子分離領域に例えばLOCOS法により4000Å程度のシリコン酸化膜からなるフィールド酸化膜12を形成し、素子形成領域に85Åのシリコン酸化膜からなるゲート絶縁膜13を形成する。そして、全面にポリシリコン14を約1500Åの厚さに成長し、かつ約850℃でリンを拡散し、低抵抗化する。
【0021】そして、前記ポリシリコン14の表面に減圧CVD法により約400Åの膜厚のシリコン酸化膜15Aを形成し、続いてその上に同程度の膜厚のシリコン窒化膜15Bを形成し、図外のフォトレジストを用いた選択エッチング法により、キャパシタ形成領域にのみ前記シリコン酸化膜15Aとシリコン窒化膜15Bを残し、2層構造の容量絶縁膜15を形成する。
【0022】次いで、図2(b)のように、前記ポリシリコン14及び容量絶縁膜15上にスパッタ法によりWSi(タングステンシリサイド)16を1500Åの厚さに形成する。そして、MOSトランジスタのゲート形成領域とキャパシタ形成領域にフォトレジストのマスク17を形成する。そして、このマスク17を用いてWSi16を選択エッチングし、このとき容量絶縁膜15がエッチングストッパとして機能する。
【0023】WSi16のエッチングが完了した後、同一チャンバ内でガスをC12系のガスに切り替え、今度はポリシリコン14をRIE法によりエッチングする。このエッチングでは、ゲート形成領域では前記フォトレジスト17がマストとなり、キャパシタ形成領域では容量絶縁膜15がマスクとなり、この容量絶縁膜15と同一形状にポリシリコン14がエッチングされる。これにより、図2(c)のように、ゲート形成領域にはポリシリコン14とWSi16が積層されたホリサイドゲートGが形成され、キャパシタ形成領域にはシリコン酸化膜15Aとシリコン窒化膜15Bの積層構造の容量絶縁膜15を挟んでポリシリコン14を下側容量電極とし、WSi16を上側容量電極としたキャパシタCが形成される。
【0024】しかる後、図2(d)のように、前記一の実施形態と同様に、P型あるいはN型の不純物を低濃度でシリコン基板11の素子形成領域にイオン注入してLDD領域19を形成し、全面に酸化膜を成長後、異方性エッチングしてサイドウォール18を形成した後、同じ型の不純物を高濃度でイオン注入してソース・ドレイン領域20を形成し、素子形成領域にMOSトランジスタを形成する。
【0025】この第2実施形態では、容量絶縁膜15をそれぞれ減圧CVD法により形成した下層のシリコン酸化膜15Aと、上層のシリコン窒化膜15Bとで2層に構成している。このように、容量絶縁膜を2層構造としたことで、キャパシタ全体の厚さがその分増大し、段差を緩和する点では幾分不利にはなるが、容量絶縁膜をエッチングストッパとして利用して上側容量電極のWSiをエッチングする際のエッチング終点を制御し易いものにできる。また、容量絶縁膜の膜欠陥による歩留りの低下を改善することが可能となる。
【0026】なお、前記実施形態では高融点金属シリサイドとしてWSiを用いたが、モリブデン、チタン等の他の高融点金属のシリサイドで構成することも可能である。また、容量絶縁膜は、シリコン窒化膜の単層、或いは他の絶縁膜で構成してもよい。本発明は、前記実施形態で示したDRAM以外の半導体装置にも適用できることは言うまでもない。
【0027】
【発明の効果】以上説明したように本発明は、MOSトランジスタのゲート電極を構成するポリサイドを構成するポリシリコンと高融点金属シリサイドとそれぞれ同一のポリシリコンと高融点金属シリサイドの間に容量絶縁膜を設け、かつポリシリコンと高融点金属シリサイドとをそれぞれ上側容量電極、下側容量電極としてキャパシタを構成しているので、キャパシタの膜厚を低減でき、その段差を緩和することができる。これにより、上層の配線層の平坦化を図り、段切れ等を防止し、配線の微細化が実現できる。また、段差が緩和されるため、キャパシタを隣接するMOSトランジスタのポリサイドゲートに近接配置した場合でも、フォトレジストの膜厚のばらつきが生じることがなく、高精度のフォトリソグラフィ工程が可能となり、半導体装置の高集積化が実現できる。
【0028】また、本発明の製造方法は、ポリシリコンを形成した上に、所望の領域に容量絶縁膜を選択的に形成し、その上に高融点金属シリサイドを形成した上で、ポリシリコンと高融点金属シリサイドをエッチングしてキャパシタ及びMOSトランジスタのゲート電極を形成するので、キャパシタ独自の導電膜を形成する工程が不要となり、製造工程の簡略化が実現できる。また、容量絶縁膜を高融点金属シリサイドのエッチングにおいてのエッチングストッパとして利用でき、またポリシリコンのエッチングにおいてのマスクとして利用できるため、製造に際しての制御を容易に行うことができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を製造工程順に示す断面図である。
【図2】本発明の第2実施形態を製造工程順に示す断面図である。
【図3】従来の一例の構造をその製造工程順に示す断面図である。
【図4】従来の他の例の構造をその製造工程順に示す断面図である。
【符号の説明】
1,11 半導体基板
2,12 フィールド酸化膜
3,13 ゲート酸化膜
4,14 ポリシリコン
5,15 容量絶縁膜
6,16 WSi
9,19 LDD領域
10,20 ソース・ドレイン領域
 
訂正の要旨 訂正事項a:本件特許2822957号発明の特許請求の範囲の請求項1中の「構成される」を、特許請求の範囲の減縮を目的として「構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
訂正事項b:特許請求の範囲の請求項3中の「工程を含む」を、特許請求の範囲の減縮を目的として「工程を含み、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分である」と訂正する。
訂正事項c:明細書の【0011】の欄中の「構成される。」を、明りょうでない記載の釈明を目的として「構成されるものであり、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
訂正事項d:明細書の【0012】の欄中の「形成することを特徴とする。」を、明りょうでない記載の釈明を目的として「形成することを含み、前記MOSトランジスタと前記キャパシタとの段差が前記キャパシタの前記容量絶縁膜の膜厚分であることを特徴とする。」と訂正する。
異議決定日 1999-12-10 
出願番号 特願平7-262452
審決分類 P 1 651・ 121- YA (H01L)
P 1 651・ 113- YA (H01L)
最終処分 維持  
前審関与審査官 大嶋 洋一  
特許庁審判長 張谷 雅人
特許庁審判官 小田 裕
橋本 武
登録日 1998-09-04 
登録番号 特許第2822957号(P2822957)
権利者 日本電気株式会社
発明の名称 半導体装置及びその製造方法  
代理人 京本 直樹  
代理人 河合 信明  
代理人 河合 信明  
代理人 福田 修一  
代理人 京本 直樹  
代理人 福田 修一  
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