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審決分類 審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する H01L
審判 訂正 ただし書き3号明りょうでない記載の釈明 訂正する H01L
管理番号 1012035
審判番号 審判1999-39064  
総通号数 10 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1994-09-02 
種別 訂正の審決 
審判請求日 1999-07-27 
確定日 1999-12-27 
訂正明細書 有 
事件の表示 特許第2749241号発明「半導体集積回路」に関する訂正審判事件について、次のとおり審決する。 
結論 特許第2749241号発明の明細書を本件審判請求書に添付された訂正明細書のとおり訂正することを認める。 
理由 I.審判請求の要旨・手続の経緯
本件審判請求の要旨は、特許第2749241号(平成5年2月16特許出願、平成10年2月20日設定登録)に係る明細書を、本件審判請求書に添付した訂正明細書のとおり訂正をすることを求めるものである。
これに対し、当審において訂正拒絶理由を通知したところ、平成11年11月16日付けで手続補正がなされた。
II.訂正請求に対する手続補正の適否について
1.手続補正の内容
訂正請求に対する補正は、訂正請求書に添付した訂正明細書について、次の補正を行なうものである。
(1)補正事項a
特許請求の範囲の請求項1中の「ロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路」を「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路」と補正する。
(2)補正事項b
【0008】【課題を解決するための手段】の項中の、「この発明に係るサーマルヘッド用半導体集積回路は、ロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路」を「この発明に係るサーマルヘッド用半導体集積回路は、細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路」と補正する。
2.判断
(1)補正事項aについて
この補正は、訂正明細書の特許請求の範囲の請求項1中の「ロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路」が「細長い矩形の長手方向に沿って配置された」ものであることを限定したものであるから、この補正は、訂正明細書の特許請求の範囲を減縮することを目的とするものである。
また、訂正明細書には、「細長い矩形の長手方向に沿って配置された」という文言自体は存しないが、【0011】及び【0012】には、図3で示されるものが本発明の実施例であること、図3に示されているICが幅約0.7mmで長さが約5mmであること、図3において33がロジック回路領域であり、34で示されるものがドライバ回路領域であることがそれぞれ記載されており、また、図3からは、ICが細長い矩形をしていること及びロジック回路領域、ドライバ回路領域がそれぞれ細長い矩形のICの長手方向に沿って配置されていることがそれぞれ明らかに読みとれる。
従って、補正事項aは訂正明細書に記載した事項の範囲内でなされたものであり、しかも、実質上特許請求の範囲を拡張し又は変更するものではない。
(2)補正事項bについて
補正事項bは、補正事項aによって特許請求の範囲を減縮することにより生じた明細書の明りょうでない記載の釈明を目的とするものであり、これも訂正明細書に記載した事項の範囲内でなされたものであり、しかも、実質上特許請求の範囲を拡張し又は変更するものではない。
(3)まとめ
従って、この手続補正は訂正請求書の要旨を変更するものではないから、特許法第131条第2項の規定に適合するものである。
III.訂正請求の適否について
1.訂正の内容
訂正請求は、本件特許の願書に添付した明細書を訂正請求書の手続補正書に添付した訂正明細書のとおりに訂正しようとするものであって、その訂正の内容は次のとおりである。
(1)訂正事項a
請求項1の「ロジック回路やドライバ回路等の回路と、これらの回路への入力信号を入力するための入力パッドと、これらの回路からの出力信号を出力するための出力パッドと、を有する半導体集積回路において、前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けたことを特徴とする半導体集積回路。」を
「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部回路からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするサーマルヘッド用半導体集積回路。」と訂正する。
(2)訂正事項b
【発明の名称】、【0001】、【0002】【0005】【0007】【0009】、及び【0010】の「半導体集積回路」をそれぞれ「サーマルヘッド用半導体集積回路」と訂正する。
(3)訂正事項c
【図面の簡単な説明】の【図1】、【図2】、【図3】及び【図4】中の「半導体集積回路」をそれぞれ「サーマルヘッド用半導体集積回路」と訂正する。
(4)訂正事項d
【0008】の「この発明に係る半導体集積回路は、ロジック回路やドライバ回路等の回路と、これらの回路への入力信号を入力するための入力パッドと、これらの回路からの出力信号を出力するための出力パッドと、を有する半導体集積回路において、前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けたことを特徴とするものである。」を
「この発明に係るサーマルヘッド用半導体集積回路は、ロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部回路からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするものである。」と訂正する。
2.訂正の目的、新規事項禁止、拡張・変更禁止の各要件についての判断
(1)訂正事項aについて
(1-1)訂正事項aの内容
訂正事項aは、次の訂正事項から成る。
▲1▼訂正事項a-1
「ロジック回路やドライバ回路等の回路」を
「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路」と訂正する。
▲2▼訂正事項a-2
「これらの回路」(2箇所)を「該内部回路」と訂正する。
▲3▼訂正事項a-3
「半導体集積回路」(2箇所)を「サーマルヘッド用半導体集積回路」と訂正する。
▲4▼訂正事項a-4
「前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、」を
「前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、」と訂正する。
▲5▼訂正事項a-5
「該層間膜上に前記入力パッド及び出力パッドを設けたこと」を
「前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられる」と訂正する。
(1-2)各訂正事項についての判断
▲1▼訂正事項a-1について
この訂正は、明細書の「ロジック回路やドライバ回路等の回路」が「ロジック回路及びドライバ回路を少なくとも有する内部回路」であることを限定すると共に、この「ロジック回路」及び「ドライバ回路」が半導体集積回路において「細長い矩形の長手方向に沿って」かつ「平面的に隣接」して配置されたものであることを限定したものであるから、この訂正は、明細書の特許請求の範囲を減縮することを目的とするものである。
また、明細書には、「細長い矩形の長手方向に沿って配置された」という文言自体は存しないが、【0011】及び【0012】には、図3で示されるものが本発明の実施例であること、図3に示されているICが幅約0.7mmで長さが約5mmであること、図3において33がロジック回路領域であり、34で示されるものがドライバ回路領域であることがそれぞれ記載されており、また、図3からは、ICが細長い矩形をしていること及びロジック回路領域、ドライバ回路領域がそれぞれ細長い矩形のICの長手方向に沿って配置されていることがそれぞれ明らかに読みとれる。
更に、明細書の【0002】には、「従来、上記パッドを配置するための入出力領域は、IC本来の機能を担う内部ロジック回路やドライバ回路等の内部回路領域とは別個にこれらと平面的に並列配置されるようになっていた。」との記載があり、また、同じく【0009】【作用】の項には、「この発明に係る半導体集積回路では、入出力パッドが内部回路領域上に重畳して設けられ、従来チップ面積の一部を占めていたパッド配置領域が不要となる。」との記載があり、ロジック回路及びドライバ回路が内部回路であることが開示されている。
従って、訂正事項a-1は明細書に記載した事項の範囲内でなされたものである。
▲2▼訂正事項a-2について
この訂正は、「回路」が「内部回路」であることを限定したものであるから、明細書の特許請求の範囲を減縮することを目的とするものである。
また、「回路」を「内部回路」とする点が明細書に記載した事項の範囲内であることは前記「III.2-1(1-2)▲1▼」で述べたとおりである。
▲3▼訂正事項a-3について
この訂正は、「半導体集積回路」が「サーマルヘッド用半導体集積回路」であることを限定したものであるから、明細書の特許請求の範囲を減縮することを目的とするものである。
また、明細書【0003】には、「図4は、上記したICの一例として、従来のサーマルヘッド用ドライバICを表した平面図である。」との記載があり、【0011】には、「図3は本発明の一実施例における半導体集積回路の平面図である。この図で、従来例(図4)と同一部分には同一の符号を付すものとする。」との記載があり、本件発明の用途として、サーマルヘッド用ICの用途が示されているから、この訂正は、明細書に記載した事項の範囲内でなされたものである。
▲2▼訂正事項a-4について
この訂正は、「絶縁性の層間膜」が設けられる位置を「ロジック回路及びドライバ回路の回路領域上」に限定するものであるから、明細書の特許請求の範囲を減縮することを目的とするものである。
また、明細書の【0012】には、「ロジック回路領域33の上部に後述の層間膜を介して設けられ多数の入力パッド31が配置される入力パッド領域32、ロジック回路領域33に平面的に隣接して設けられたドライバ回路領域34、及びこのドライバ回路領域34上に層間膜を介して設けられ多数の出力パッド35が配置される出力パッド領域36から構成されている。」との記載があり、「絶縁性の層間膜」が「ロジック回路及びドライバ回路の回路領域上」に設けられることが示されている。 従って、この訂正は、明細書に記載した事項の範囲内でなされたものである。
▲5▼訂正事項a-5について
この訂正は、入力パッド及び出力パッドが層間膜上でかつ「層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられる」ものであることを限定するものであるから、明細書の特許請求の範囲を減縮することを目的とするものである。
また、【0008】には、「この発明に係る半導体集積回路は、…(中略)…前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けたことを特徴とするものである。」との記載があり、また、【0009】【作用】には、「この発明に係る半導体集積回路では、入出力パッドが内部回路領域上に重畳して設けられ、」との記載があることから、この訂正は、明細書に記載した事項の範囲内でなされたものである。
また、訂正事項a-1〜a-5はいずれも実質上特許請求の範囲を拡張し又は変更するものではない。
上記のとおりであるから、訂正事項a-1〜a-5によって構成される訂正事項aは、特許請求の範囲の減縮を目的とするものであり、また、実質上特許請求の範囲を拡張し又は変更するものではない。
(2)訂正事項b〜dについて
訂正事項b〜dは、上記訂正事項aによって特許請求の範囲を減縮することに伴って生じた明細書中の明りょうでない記載の釈明を目的とするものである。
また、いずれの訂正事項も実質上特許請求の範囲を拡張又は変更するものではない。
3.独立特許要件について
3-1.訂正明細書の特許請求の範囲の請求項1に係る発明
「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするサーマルヘッド用半導体集積回路。」(以下、「訂正発明」という。)
3-2.訂正拒絶理由の概要
訂正明細書の特許請求の範囲の請求項1に係る発明は、本件特許に係る出願の出願前に日本国内で頒布された下記の刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。
従って、本件訂正は、特許法第126条第4項の規定に適合しないので、認められない。
記
刊行物1:特開昭59-27539号公報
刊行物2:特公昭43-24383号公報
刊行物3:特開平3-280441号公報
刊行物4:特開平1-248533号公報
刊行物5:特開昭64-67951号公報
(刊行物5は、平成11年異議第75416号の特許異議申立の証拠方法の甲第1号証である。)
3-3.引用刊行物の記載事項
上記刊行物1〜5には、それぞれ次の事項についての記載がある。
(1)刊行物1
▲1▼「駆動出力用パッドをICチップの一辺に沿って連続して配列することを特徴とするICチップのパッド配列方法。」(特許請求の範囲)
▲2▼「本発明は、サーマルヘッド、ディスプレイ、センサーアレイなど電子機器の駆動回路として使用されるIC(SSI、MSI、LSIなどの集積回路)チップのパッドの配列方法に関する。」(第1頁左欄第9〜12行)
▲3▼「サーマルヘッドには、長手方向に沿って配列された発熱抵抗体に沿って駆動回路としてのICチップを配列したものがある。そのようなICチップ1個の回路構成の一例としては、第1図に示されるように、クロック端子CLOCKからのクロック信号のタイミングでデータ入力端子DATAINからデータを入力して歩進させるシフトレジスタ1と、ロード端子LOADからのロード信号によりシフトレジスタ1から信号を入力し、保持するラッチ回路2と、ラッチ回路2に保持された信号に基づいて発熱抵抗体(図示せず)を駆動し通電加熱させる出力トランジスタ3と、ストローブ端子STROBEからのストローブ信号により出力トランジスタ3が動作するタイミングを制御するゲート4を備えたものがある。」(第1頁左欄第13行〜同頁右欄第7行)
▲4▼「ICチップのパッド配列は、第2図に示されるように、チップ5の一辺に沿って駆動出力用パッドO1〜O32の2個に1個の割でグランド用端子GND1〜GND16が配列されている。I1〜I8はDATA IN、CLOCKその他の入出力信号用端子のためのパッドである。」(第2頁左上欄第6〜11行)
▲5▼駆動出力用パッドO1〜O32が一辺に、その他の入出力信号用端子のためのパッドI1〜I8が他の対向する辺に沿って配置されたサーマルヘッド用ICチップの平面図(第2図及び第3図)
(2)刊行物2
▲1▼従来の集積回路においては、パッドを回路素子区域の外側に配設していたため集積回路の全面積が大きくなるという欠点があったこと(第1頁右欄第3〜10行参照)。
▲2▼上記欠点を解消するため、集積回路の素子区域上に絶縁層34を介してパッドを設けることにより、集積回路の面積を低減すること(第2頁左欄19行〜同右欄33行、FIG.1〜4参照)
▲3▼パッドに大きな力を加えると、絶縁層34に亀裂が生じることがあること(第3頁左欄第12〜18行参照)。
(3)刊行物3
▲1▼「素子形成された半導体チップ上に形成されたボンディングパッドが素子上に形成されたことを特徴とする半導体装置。」(特許請求の範囲第1項)
▲2▼「本発明によれば、ボンディングパッドをメモリセル領域内に多層構造で形成することによりメモリセル部の面積を大きくすること、またボンディングパッド面積を大きくしてボンディングの接続強度を実現した半導体装置を得ることができる。」(第2頁右下欄第2〜7行)
(4)刊行物4
▲1▼「半導体基板上に設けた素子領域と、前記素子領域に接続された金属配線と、、前記素子領域及び前記金属配線を含む内部回路領域上に設けた最上層保護膜と、少くとも前記最上層保護膜を含む層間絶縁膜に設けたコンタクトホールを介して前記金属配線と接続し且つ前記内部回路領域の上の前記最上層保護膜上に設けたボンディングパッドとを備えたことを特徴とする半導体集積回路。」(特許請求の範囲)
▲2▼「本発明は、最上層保護膜上に設けたボンディングパッドを内部回路領域上に重ねて配置することにより、チップ面積の有効活用又はチップ面積の縮小化を実現でき、且つ種々のケースの内部リードパターンにも対応できる半導体集積回路が得られるという効果がある。」(第2頁左下欄第2〜7行)
(5)刊行物5
▲1▼「半導体基体と、該基体の一主表面全面にわたって配設された半導体素子領域と、半導体素子領域上に形成された多層の配線及び絶縁膜より成る層と、上記多層の配線及び絶縁膜よりなる層の最終絶縁膜上に全面にわたって配設された配線端子とを有することを特徴とする半導体装置。」(特許請求の範囲第1項)
▲2▼「上記実施例で得られる作用効果を述べれば下記のとおりである。(1)半導体チップの上面のスペースを従来のように素子領域(2)と周辺ボンディング領域(4)とに分けるのではなく、チップ全面を素子領域とし、多層配線層を介してその上全面をボンディング領域とすることにより、ボンディングパッド面積分が不要となって、チップ面積の縮小が可能となり、原価低減が可能となる。」(第2頁左下欄第7〜15行)
▲3▼ボンディングパッドを表面の全面にわたって設けた半導体チップの平面図(第1図)
▲4▼ボンディングパッドは必ずしも絶縁膜を介して回路領域上に重畳されていないことを示す図(第5図:真ん中のボンディングパッドと回路との配置関係を参照のこと)
3-4.対比・判断
(1)訂正発明の構成について
訂正発明は、サーマルヘッド用半導体集積回路において、「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路」を構成として備えると共に、入力パッド及び出力パッドを「層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設け」るという構成を併せ備えることにより、「出力パッド領域36をドライバ回路領域34の上部に重畳して形成することができ、ドライバ回路領域を縮小することなくチップ全体の幅W1が従来の1mmから約0.7mmとなった。従って、チップ面積も従来の約7割程度となり、ウェハからの取れ数も増大する結果となった。」(明細書【0016】)という効果を奏し得たものである。
(2)各刊行物との対比
▲1▼刊行物1について
刊行物1には、サーマルヘッド用半導体集積回路について記載されているが、半導体集積回路を細長い矩形状にする点及びその内部回路がどのような配置になっているかについての記載及び示唆がない。
▲2▼刊行物2について
刊行物2には、集積回路の素子区域上に絶縁層を介してパッドを設けることにより、集積回路の面積を低減することが記載されており、これは、訂正発明における、入力パッド及び出力パッドを、層間膜を介して回路領域に重畳して設けるという構成を開示するものではあるが、刊行物2には、サーマルヘッドとしての用途については記載がなく、また、ロジック回路とドライバ回路の配置の仕方についても何らの記載もないのであるから、訂正発明の、「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路」の構成の点については、刊行物2には記載及び示唆がないとせざるを得ない。
▲3▼刊行物3、4について
刊行物3、4も、刊行物2と同様に、ボンディングパッドを、絶縁膜(層間膜)を介して素子の回路領域に重畳して設けるという構成については開示があるが、サーマルヘッドとしての用途については記載がなく、また、ロジック回路とドライバ回路の配置についても何らの記載もないのであるから、刊行物3、4には、訂正発明の、「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路」の構成の点については示唆がないとせざるを得ない。
▲4▼刊行物5について
刊行物5には、ボンディングパッドを、素子の回路領域に重畳して設けることについては記載があるが、刊行物5記載のものは、ボンディングパッドが必ずしも絶縁膜(層間膜)を介して回路領域に重畳して設けられるものではなく、また、訂正発明の「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路」の構成の点についても刊行物5には示唆がない。
(3)各刊行物記載の発明を組み合わせる点について
各刊行物には、サーマルヘッド用半導体集積回路を細長い矩形状のものとするという技術的課題についての記載がなく、また、この技術的課題を解決するために、ロジック回路及びドライバ回路をそれぞれ細長い矩形の半導体集積回路の長手方向に沿って配置する点についても記載がない。
従って、刊行物1〜5の記載を相互に勘案しても、訂正発明の、サーマルヘッド用半導体集積回路において、それぞれが細長い矩形の長手方向に沿ってかつ平面的に隣接して配置されたロジック回路及びドライバ回路の回路領域上に重畳して入力パッド出力パッドとを設けるという構成については、当業者が容易に想到し得たものとすることはできない。
(4)まとめ
以上のとおりであるから、訂正発明は、刊行物1〜5に記載された発明であるとすることはできず、また、刊行物1〜5に記載された発明に基づいて当業者が容易に発明をすることができたものともすることができない。
従って、訂正発明は特許出願の際に独立して特許を受けることができるものである。
IV.むすび
上記のとおりであるから、本件訂正は、特許法第126条第1〜4項の規定に適合するものである。
よって、結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
サーマルヘッド用半導体集積回路
(57)【特許請求の範囲】
【請求項1】 細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部回路からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、
前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするサーマルヘッド用半導体集積回路。
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、サーマルヘッド用半導体集積回路における入出力用パッドの配置と構造に関する。
【0002】
【従来の技術】一般に、サーマルヘッド用半導体集積回路(入換え、ICと呼ぶ)には、ワイヤボンディング等により外部回路と接続されて信号授受の出入口となる入出力パッドが多数設けられている。このようなICにおいては、従来、上記パッドを配置するための入出力領域は、IC本来の機能を担う内部ロジック回路やドライバ回路等の内部回路領域とは別個にこれらと平面的に並列配置されるようになっていた。
【0003】図4は、上記したICの一例として、従来のサーマルヘッド用ドライバICを表した平面図である。このICは、幅W2=約1mm,長さL=約5mmのチップであって、ロジック回路領域33,このロジック回路領域33に平面的に隣接し多数の入力パッド31が配置される入力パッド領域32,ロジック回路領域33に平面的に隣接したドライバ回路領域34,及びこのドライバ回路領域34に平面的に隣接し多数の出力パッド35が配置される出力パッド領域36から構成されている。
【0004】図2は、図4における切断線AA′に沿った断面を表したものである。この図に示すように、P形基板11上にはN+拡散層12が形成されてドライバ回路領域34(図4)の一部を形成している。N+拡散層12からはアルミ(Al)配線14が引き出され、酸化膜13によりP形基板11と絶縁隔離されて出力パッド領域35へと延びている。N+拡散層12,Al配線14及び酸化膜13の上部には、出力パッド18の部分を除きチップ全体を覆うようにして絶縁性の保護膜16が設けられている。
【0005】
【発明が解決しようとする課題】このように、従来のサーマルヘッド用半導体集積回路では、入出力パッドを配置するための入出力領域は、IC本来の機能を担う内部回路領域とは別個に平面的に並列配置されていたので、入出力パッド領域の分だけチップ全体の面積が大きくなる。このため、1枚のウェハから何個のチップがとれるかといういわゆる取れ数が少なくなり、コスト低減が困難となる。
【0006】この問題に対し、例えば各パッドを内部回路中の余裕間隙に適宜配置して入出力パッド領域を削除する方法も考えられるが、この方法では各パッドの配置を最適化するためにパターンルールを微細化必要が生じ、あるいはパターンの複雑化を招くという問題があり、必ずしもコスト低減に寄与し得ないという問題があった。
【0007】この発明は、かかる課題を解決するためになされたもので、簡単な構成の変更のみでチップサイズを縮小することができるサーマルヘッド用半導体集積回路を得ることを目的とする。
【0008】
【課題を解決するための手段】この発明に係るサーマルヘッド用半導体集積回路は、細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部回路からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするものである。
【0009】
【作用】この発明に係るサーマルヘッド用半導体集積回路では、入出力パッドが内部回路領域上に重畳して設けられ、従来チップ面積の一部を占めていたパッド配置領域が不要となる。
【0010】
【実施例】以下実施例につき本発明を詳細に説明する。
【0011】図3は本発明の一実施例におけるサーマルヘッド用半導体集積回路の平面図である。この図で、従来例(図4)と同一部分には同一の符号を付すものとする。
【0012】このICは、幅W2=約0.7mm,長さL=約5mmのチップであって、ロジック回路領域33,このロジック回路領域33の上部に後述の層間膜を介して設けられ多数の入力パッド31が配置される入力パッド領域32,ロジック回路領域33に平面的に隣接して設けられたドライバ回路領域34,及びこのドライバ回路領域34上に層間膜を介して設けられ多数の出力パッド35が配置される出力パッド領域36から構成されている。
【0013】図1は、図3における切断線AA′に沿った断面を表したものである。この図においても、従来例(図2)と同一部分には同一の符号を付すものとする。
【0014】この図に示すように、P形基板11上にはN+拡散層12が形成されてドライバ回路領域34(図3)の一部としてのFET(電界効果トランジスタ)を形成している。N+拡散層12からは、約7000オングストロームの厚さのアルミ配線14が引き出され、酸化膜13によりP形基板11と絶縁隔離されてチップ外端部方向へと延びている。このアルミ配線14の上部には、チップ外端部近傍でアルミ配線14と接続され約10000〜20000オングストロームの厚さを有する第2のアルミ配線15が設けられ、約20000オングストロームの厚さの絶縁性の層間膜21により絶縁隔離されつつ、上記FET形成領域方向に折り返されるように延びている。なお、層間膜21としては、例えばSiO2又はSiN等の窒化物が用いられる。
【0015】第2のAl配線15及び層間膜21の上部には、出力パッド18の部分を除きチップ全体を覆うようにして絶縁性の保護膜16が設けられている。
【0016】このような構成とすることにより、出力パッド領域36をドライバ回路領域34の上部に重畳して形成することができ、ドライバ回路領域を縮小することなくチップ全体の幅W1が従来の1mmから約0.7mmとなった。従って、チップ面積も従来の約7割程度となり、ウェハからの取れ数も増大する結果となった。なお、Al配線14,第2のAl配線15及び層間膜21の厚さは上記のような値に限定されるものではなく、適宜変更することが可能である。但し、ワイヤボンディング時のショックによる層間リークを考慮すると、上記の値以上の値が適当と考えられる。
【0017】また、本実施例では、層間膜21として窒化物を用いることとしたが、これに限定されるものではなく、絶縁性及び耐衝撃性の良好なものであれば他のものでもよい。
【0018】
【発明の効果】以上説明したように、本発明によれば、前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けることとしたので、従来チップ面積の一部を占めていたパッド配置領域が不要となる。従って、チップサイズを小型化することができ、ウェハからの取れ数も増大するため、コスト低減にも大きな効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例におけるサーマルヘッド用半導体集積回路の断面を示す断面図である。
【図2】従来のサーマルヘッド用半導体集積回路の断面を示す断面図である。
【図3】本発明の一実施例におけるサーマルヘッド用半導体集積回路を示す平面図である。
【図4】従来のサーマルヘッド用半導体集積回路を示す平面図である。
【符号の説明】
11 P形基板
12 N+拡散層
13 酸化膜
14,15 Al配線
16 保護膜
18,35 出力パッド
21 層間膜
31 入力パッド
32 入力パッド領域
33 ロジック回路領域
34 ドライバ回路領域
36 出力パッド領域
 
訂正の要旨 訂正の要旨
特許第2749241号発明の明細書を訂正請求書に添付され、平成11年11月16日付手続補正によって補正された訂正明細書のとおりに訂正する。
その訂正の内容は次のとおりである。
1.特許請求の範囲の減縮を目的として次の訂正を行う。
請求項1の「ロジック回路やドライバ回路等の回路と、これらの回路への入力信号を入力するための入力パッドと、これらの回路からの出力信号を出力するための出力パッドと、を有する半導体集積回路において、前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けたことを特徴とする半導体集積回路。」を
「細長い矩形の長手方向に沿って配置されたロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部回路からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするサーマルヘッド用半導体集積回路。」と訂正する。
2.明りょうでない記載の釈明を目的として次の訂正を行う。
(1)【発明の名称】、【0001】、【0002】【0005】【0007】【0009】、及び【0010】の「半導体集積回路」をそれぞれ「サーマルヘッド用半導体集積回路」と訂正する。
(2)【図面の簡単な説明】の【図1】、【図2】、【図3】及び【図4】中の「半導体集積回路」をそれぞれ「サーマルヘッド用半導体集積回路」と訂正する。
(3)【0008】の「この発明に係る半導体集積回路は、ロジック回路やドライバ回路等の回路と、これらの回路への入力信号を入力するための入力パッドと、これらの回路からの出力信号を出力するための出力パッドと、を有する半導体集積回路において、前記ロジック回路やドライバ回路等の回路領域上に絶縁性の層間膜を設け、該層間膜上に前記入力パッド及び出力パッドを設けたことを特徴とするものである。」を
「この発明に係るサーマルヘッド用半導体集積回路は、ロジック回路及び該ロジック回路に平面的に隣接配置されたドライバ回路を少なくとも有する内部回路と、該内部回路への入力信号を入力するための入力パッドと、前記内部回路からの出力信号を出力するための出力パッドと、を有するサーマルヘッド用半導体集積回路において、前記ロジック回路及びドライバ回路の回路領域上に絶縁性の層間膜を設け、前記入力パッド及び前記出力パッドは、前記層間膜上に設けられると共に、前記層間膜を介して前記ロジック回路又は前記ドライバ回路の回路領域に重畳して設けられることを特徴とするものである。」と訂正する。
審決日 1999-12-09 
出願番号 特願平5-26784
審決分類 P 1 41・ 851- Y (H01L)
P 1 41・ 853- Y (H01L)
最終処分 成立  
前審関与審査官 川真田 秀男  
特許庁審判長 酒井 正己
特許庁審判官 中西 一友
雨宮 弘治
登録日 1998-02-20 
登録番号 特許第2749241号(P2749241)
発明の名称 半導体集積回路  
代理人 根本 恵司  
代理人 根本 恵司  

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