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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G01R |
|---|---|
| 管理番号 | 1013727 |
| 審判番号 | 審判1996-16576 |
| 総通号数 | 11 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1994-12-13 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1996-10-02 |
| 確定日 | 1999-12-28 |
| 事件の表示 | 平成3年特許願第190809号「メモリ回路用のビルトイン自己検査装置」拒絶査定に対する審判事件(平成6年12月13日出願公開、特開平6-342040)について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
[I.手続の経緯] 本願は、平成3年7月5日(パリ条約による優先権主張1990年8月31日、米国)に特願平3ー190809号として出願されたものであって、拒絶理由が通知され、その指定期間内の平成7年3月31日に意見書及び補正書が提出され、拒絶査定され、平成8年10月2日に拒絶査定に対する審判が請求され、補正書が提出され、原査定の理由により拒絶されるべきであるとの報告がなされたものである。 [II.本願請求項1に係る発明] 本願請求項1に係る発明は、平成7年3月31日及び平成8年10月2日付け補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項1に記載されたとおりの次のものである。 【請求項1】メモリ回路チップに作り込まれたビルトイン自己検査装置において、それぞれ異なるデータパターンを用いる複数の検査パターンを順次に指定する検査パターン指定データを与えるパターン制御手段と、前記検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンを、前記メモリ回路への印加のために発生するプログラマブル・データ・パターン生成論理手段と、前記検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンの発生と合わせて、前記メモリ回路への印加のためにアドレスを発生するプログラマブル・アドレス・カウンタ手段と、前記検査パターン指定データに応答し、指定された検査パターンと対応するデータ・パターン及びアドレスの発生と合わせて、前記メモリ回路への書込み及び読取りを制御する信号を発生する制御手段と、前記メモリ回路へ印加された前記データ・パターンから期待結果データを生成するための期待結果データ生成手段と、前記期待結果データと前記メモリ回路から読取られた実際の結果データとを比較し、比較の結果に基づいてパス/フェール信号を生成するための比較/生成手段とを有するメモリ回路用のビルトイン自己検査装置。 [III.原査定の理由の概要] 原査定は、本願請求項1に係る発明は、本願出願前に頒布された刊行物である特開昭63ー66799号公報(以下、刊行物1という)、特開昭57ー207347号公報(以下、刊行物2という)及び国際公開第89/2122号パンフレット(以下、刊行物3という)に記載された発明に基いて当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないというものである。 [IV.前記刊行物1、2に記載された事項] 前記刊行物1の第1頁左下欄〜第2頁右上欄の「2.特許請求の範囲」には、次のことが記載されている。 「1 複数個のメモリセルを有するメモリセルアレイと、上記メモリセルアレイ内の1個以上のメモリセルを選択するメモリセル選択手段と、上記メモリセル選択手段で選択されたメモリセルに対するデータの書込み制御もしくは選択されたメモリセルからのデータ読み出し制御を行なうデータ読出し書込み制御手段と、外部制御信号に基づいて起動され、起動後は上記データ読出し書込み制御手段により上記メモリセルアレイ内の各メモリセルに対して所定データを順次、書込ませ、かつ書込み後にそれを読み出させ、読出しデータに誤りが発生しているか否かを検出することにより自己診断を行う自己診断制御手段とを具備したことを特徴とする半導体記憶装置。 2 前記自己診断制御手段は、前記メモリセルアレイ内のメモリセルをアドレス指定するためのアドレスを順次発生するアドレスカウンタと、前記メモリセルに書込むべきデータを発生する書込みデータ発生回路と、前記メモリセルに書込まれるデータとデータの書込みが行われたメモリセルから読み出されるデータとを比較するデータ比較回路と、外部制御信号に応答して上記アドレスカウンタ、書込みデータ発生回路及びデータ比較回路それぞれを起動させ、起動後はそれぞれの動作を制御する制御回路とから構成されている特許請求の範囲第1項に記載の半導体記憶装置。 ・・・中略・・・ 7 前記自己診断制御手段には、データに誤りが発生していることが検出された際にその旨を外部に出力する故障信号出力が備えられている特許請求の範囲第1項に記載の半導体記憶装置。 ・・・中略・・・ 9 前記アドレスカウンタは直列接続された複数個のセット、リセット型フリップフロップで構成されている特許請求の範囲第1項に記載の半導体記憶装置。 10 前記アドレスカウンタは直列接続された複数個の分周回路で構成されている特許請求の範囲第1項に記載の半導体記憶装置。」 前記刊行物1の第2頁右上欄第5〜9行には、次のことが記載されている。 「(産業上の利用分野) この発明は大容量の半導体記憶装置に係り、特にメモリセルアレイ内に不良セルが存在しているか否かをそれ自体で自動的に判定する自己診断機能を有する半導体記憶装置に関する。」 前記刊行物1の第3頁左上欄第11行〜第4頁左上欄第11行には、次のことが記載されている。 「(実施例) 以下、図面を参照してこの発明の一実施例を説明する。第1図はこの発明の半導体記憶装置を1ワードが1ビット構成のダイナミック型ランダム・アクセス・メモリ(DーRAM)に実施した場合の、全体の構成を示すブロック図である。 図において、10は図示しない複数個のダイナミック型メモリセルが行列状に配置されたメモリセルアレイである。このメモリセルアレイ10ではロウデコーダ11のデコード出力に応じて1列分のn個のメモリセルが同時に選択され、これらn個のメモリセルの記憶データがセンスアンプ12に供給される。このセンスアンプ12には上記メモリセルアレイ10の1列分のメモリセルに対応したn個の図示しないセンス増幅器が設けられており、これらn個のセンス増幅器でセンスされた中の一つのセルデータがカラムデコーダ13のデコード出力に応じて選択される。また、14はデータ入出力バッファである。このデータ入出力バッファ14は、データの読み出し動作の際には、上記選択された一つのセルデータをDｏｕｔ として外部に出力し、データの書き込み動作の際には、後述するデータマルチプレクサ15からのデータをセンスアンプ12の対応するセンス増幅器に供給する。データの書き込み動作の際は、この後、メモリセルアレイ10内の対応するセルにデータの書き込みが行われる。 すなわち、上記メモリセルアレイ10の中のいずれか一つのメモリセルが上記ロウデコーダ11及びカラムデコーダ13の各デコード出力に基づいて選択され、データ入出力バッファ14を介して1ビット分のデータの読み出し、もしくは書き込みが行われる。 上記ロウデコーダ11及びカラムデコーダ13にはアドレスバッファ/マルチプレクサ16から出力されるアドレスが供給される。このアドレスバッファ/マルチプレクサ16には、図示しない複数本の外部端子を介して時分割的に入力される複数ビットのロウアドレス及びカラムアドレスからなる外部アドレスAddと、アドレスカウンタ17で発生される内部アドレスとが並列に供給される。そして、このアドレスバッファ/マルチプレクサ16は、後述する自己診断制御回路18からの制御信号に基づき上記外部アドレスAddと内部アドレスの一方を選択し、選択したアドレスから相補なレベルのアドレスを発生して上記ロウデコーダ11及びカラムデコーダ13に供給する。 上記データマルチプレクサ15には、図示しない外部端子を介して外部データDin及び後述する書込みデータ発生回路19で発生される自己診断用の内部データとが並列に供給される。そして、このデータマルチプレクサ15は、後述する自己診断制御回路18からの制御信号に基づき上記外部データDinと内部データのいずれか一方を選択し、選択したデータを上記データ入出力バッファ14に供給する。 上記アドレスカウンタ17は、自己診断動作時に、後述する自己診断制御回路18からの制御信号に基づき複数ビットのカラムアドレス及びロウアドレスからなる上記内部アドレスを順次発生する。また、上記書込みデータ発生回路19は、自己診断動作時に、後述する自己診断制御回路18からの制御信号に基づき、上記メモリセルアレイ10に書込むべき上記内部データを順次発生する。 20は故障診断/故障信号発生回路である。この回路20には、自己診断動作時に、上記データ入出力バッファ14を介して上記メモリセルアレイ10から読み出される読み出しデータ及びデータマルチプレクサ15から選択出力される上記書込みデータ発生回路19からの内部データが供給される。そして、この故障診断/故障信号発生回路20は、両データの比較を行ない、両データが不一致のときには上記メモリセルアレイ10内に不良セルが存在しているとして、この旨を外部に知らせるための故障信号Failを発生し、外部に出力する。 自己診断制御回路18は、図示しない専用の外部端子に自己診断開始信号Self が供給されると自己診断動作を開始し、上記アドレスカウンタ17、書込みデータ発生回路19、アドレスバッファ/マルチプレクサ16、データマルチプレクサ15及び故障診断/故障信号発生回路20に対して制御信号を供給し、それぞれの回路を制御する。」 前記刊行物1の第4頁左上欄第12行〜第5頁左上欄第1行には、次のことが記載されている。 「次に上記のような構成の記憶装置の動作を説明する。 まず、自己診断開始信号Selfが供給されると、・・・中略・・・ このため、ロウデコーダ11及びカラムデコーダ13により選択される各メモリセルに対して“0”レベルデータの書き込みが順次行われる。 そして、メモリセルアレイ10内の全てのメモリセルに対して“0”レベルデータの書込みが完了した後の次のサイクルでは、データ入出力バッフア14がデータ読出しモードに設定され、 ・・・中略・・・ そして、このサイクルでは、データ入出力バッファ14を介して各メモリセルから順次読み出されるセルデータと、データマルチプレクサ15で選択されている書込みデータ発生回路19からの“0”レベルデータとの一致、不一致が故障診断/故障信号発生回路20で順次検出される。ここで、故障診断/故障信号発生回路20は、メモリセルからの読み出しデータと、書込みデータ発生回路19からのデータとが一致しているときには故障信号Fail は出力しない。他方、メモリセルからの読み出しデータと、書込みデータ発生回路19からのデータとが不一致の場合には所定のタイミングで故障信号Failを出力する。 次のサイクルでは書込みデータ発生回路19は“1”レベルデータを連続的に発生し、この“1”レベルデータについて上記と同様に全てのメモリセルに対して書き込み、読み出し動作が行われ、データの検出結果に応じ、所定のタイミングで故障信号Failが出力される。・・・中略・・・ 従って、実使用状態での故障チェックは、チップ選別時のような複雑な試験はもはや不要である。従って、上記実施例のように標準的な条件で単に全てのメモリセルに正しく“1”レベルデータもしくは“0”レベルデータを書き込むことができ、これを正しく読み出すことができるか否かを確認するという簡単なものでも必要かつ十分である。」 前記刊行物1の第7頁左下欄第2〜8行には、次のことが記載されている。 「また、書込みデータ発生回路19は“0”レベルデータ及び“1”レベルデータを連続的に発生する場合について説明したが、これは自己診断時に書込みを行なうデータとして全て“0”レベル、“1”レベルという一様のパターンではなく、“0”レベルデータと“1”レベルデータとが交互に現われる市松模様パターン、いわゆるチェッカーボードパターンなどを使用することもできる。」 前記刊行物2の第1頁左下欄第4〜14行には、次のことが記載されている。 「2.特許請求の範囲 半導体集積回路により形成された実使用回路、半導体集積回路により形成され上記実使用回路を試験するコンピュータまたはその構成要素からなる試験回路、上記試験回路を動作状態または非動作状態に切換える駆動信号を入力する第1の外部端子、上記試験回路による試験結果を出力する第2の外部端子を備えた半導体装置。 3.発明の詳細な説明 この発明は試験回路を内蔵した半導体装置に関するものである。」 前記刊行物2の第1頁右下欄下から5行〜第2頁左上欄第7行には、次のことが記載されている。 「この発明は上記の様な従来のものの欠点を除去するためになされたもので、VLSIにマイクロコンピュータ、またはその構成要素すなわち、あらかじめテストパターンを記憶したROM(Read Onlｙ Memｏｒｙ:読み出し専用メモリ)、一時記憶のRAM(Randｏm Acceｓｓ Memｏｒｙ:読み出し/書込みメモリ)、制御回路、判定回路、論理演算回路または命令デコーダ回路等を内蔵し、外部端子からの駆動信号によって自動的にVLSIの内部回路を試験し、試験結果を外部端子に出力し得る半導体装置を提供することを目的としている。」 前記刊行物2の第2頁右下欄第2〜6行には、次のことが記載されている。 「尚、外部端子(4)に試験回路制御用端子を設けることによりRAM(25)内に命令コードやテストパターンを追加することができ、試験フローの変更、テストパターンの追加、修正を行うことができる。」 [V.本願出願前周知の技術] メモリ回路の検査用試験パターン発生器をプログラマブルな論理回路とすることは、例えば、特開昭54ー150086号公報に示されるように本願出願前に周知である。 メモリ回路の検査用試験パターン発生器のアドレスパターン発生部をプログラマブルなものとすることは、例えば、特開昭54ー150086号公報に示されるように本願出願前に周知である。 [VI.本願請求項1に係る発明と前記刊行物1に記載された発明との対比] 第1に、前記刊行物1に記載された発明が、本願請求項1に係る発明と同様に「メモリ回路チップに作り込まれたビルトイン自己検査装置」であることは、前記刊行物1の特許請求の範囲第2項の記載から明らかである。 第2に、前記刊行物1に記載された発明が、“0”レベルデータの試験の後に“1”レベルデータの試験を行うことからみて、本願請求項1に係る発明と同様に「それぞれ異なるデータパターンを用いる複数の検査パターンを順次に指定する検査パターン指定データを与えるパターン制御手段」を有することは明らかである。 第3に、本願請求項1に係る発明が「検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンを、前記メモリ回路への印加のために発生するプログラマブル・データ・パターン生成論理手段」を有するものであるの対し、前記刊行物1に記載された発明は「検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンを、前記メモリ回路への印加のために発生するデータ・パターン生成手段」を有するものである。 第4に、本願請求項1に係る発明が「検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンの発生と合わせて、前記メモリ回路への印加のためにアドレスを発生するプログラマブル・アドレス・カウンタ手段」を有するものであるの対し、前記刊行物1に記載された発明は「検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンの発生と合わせて、前記メモリ回路への印加のためにアドレスを発生するアドレス・カウンタ手段」を有するものである。 第5に、前記刊行物1に記載された発明が、その記憶装置の動作に関する記載からみて、本願請求項1に係る発明と同様に「検査パターン指定データに応答し、指定された検査パターンと対応するデータ・パターン及びアドレスの発生と合わせて、前記メモリ回路への書込み及び読取りを制御する信号を発生する制御手段」を有することは明らかである。 第6に、前記刊行物1に記載された発明が、書込みデータ発生回路19からの出力を、故障診断/故障信号発生回路20へ入力していることからみて、本願請求項1に係る発明と同様に「メモリ回路へ印加された前記データ・パターンから期待結果データを生成するための期待結果データ生成手段」を有することは明らかである。 第7に、前記刊行物1に記載された発明が、書込みデータ発生回路19からの出力とメモリセルからの読み出し出力とを、故障診断/故障信号発生回路20で比較判定していることからみて、本願請求項1に係る発明と同様に「期待結果データと前記メモリ回路から読取られた実際の結果データとを比較し、比較の結果に基づいてパス/フェール信号を生成するための比較/生成手段」を有することは明らかである。 以上のことを総合して、本願請求項1に係る発明と前記刊行物1に記載された発明との対比すると、両者は、メモリ回路チップに作り込まれたビルトイン自己検査装置において、それぞれ異なるデータパターンを用いる複数の検査パターンを順次に指定する検査パターン指定データを与えるパターン制御手段と、前記検査パターン指定データに応答し、指定された検査パターンと対応するデータ・パターン及びアドレスの発生と合わせて、前記メモリ回路への書込み及び読取りを制御する信号を発生する制御手段と、前記メモリ回路へ印加された前記データ・パターンから期待結果データを生成するための期待結果データ生成手段と、前記期待結果データと前記メモリ回路から読取られた実際の結果データとを比較し、比較の結果に基づいてパス/フェール信号を生成するための比較/生成手段とを有するメモリ回路用のビルトイン自己検査装置である点で一致し、以下の2点で相違している。 本願請求項1に係る発明は、検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンを、メモリ回路への印加のために発生するデータ・パターン生成手段が、プログラマブルであって、かつ論理手段であるのに対し、前記刊行物1に記載された発明は、そのデータ・パターン生成手段が、プログラマブルでなく、かつ論理手段でない点で、両者は相違する(以下、相違点1という)。 そして、本願請求項1に係る発明は、検査パターン指定データに応答し、指定された検査パターンと対応するデータパターンの発生と合わせて、メモリ回路への印加のためにアドレスを発生するアドレス・カウンタ手段がプログラマブルであるのに対し、前記刊行物1に記載された発明は、そのアドレス・カウンタ手段がプログラマブルでない点で、両者は相違する(以下、相違点2という)。 [VII.相違点に関する判断] まず、相違点1について検討する。前記刊行物2には、メモリ回路等の大規模半導体集積回路用のビルトイン自己検査装置において、あらかじめテストパターンを記憶したROMの他に、一時記憶のRAMを備えることにより、RAM内でテストパターンの修正ができることが示されているから、データ・パターン生成手段が、プログラマブルであることを開示するものである。してみると、前記刊行物1に記載されたメモリ回路用のビルトイン自己検査装置において、データ・パターン生成手段をプログラマブルなものにすることは、当業者が容易になし得ることであって、その際、データ・パターン生成手段をさらに論理手段にすることは、前記したように本願出願前の周知技術であることからみて、当業者が適宜なし得る設計事項にすぎない。 次に、相違点2について検討する。検査パターンと対応するデータパターンの発生と合わせて、メモリ回路への印加のためにアドレスを発生するアドレス・カウンタ手段をプログラマブルにすることは、前記したように本願出願前の周知技術であることからみて、前記刊行物1に記載された発明のアドレス・カウンタ手段をプログラマブルなものにすることは、当業者が適宜なし得る設計事項にすぎない。 しかも、前記相違点1及び2に起因する効果は、前記公知技術や周知技術が各々有する効果を単に寄せ集めた程度のもので、当業者の予測の範囲内である。 なお、本願請求項1に係る発明と前記刊行物1に記載された発明との対比において相違点としては挙げなかったが、それぞれ異なるデータパターンを用いる複数の検査パターンを順次にメモリ回路に印加して検査することは、例えば、特開昭55ー64699号公報に示されるように本願出願前に周知である。 [VIII.むすび] したがって、本願請求項1に係る発明は、前記刊行物1、2に記載された発明及び本願出願前の周知技術に基いて、当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 1999-07-22 |
| 結審通知日 | 1999-07-23 |
| 審決日 | 1999-07-30 |
| 出願番号 | 特願平3-190809 |
| 審決分類 |
P
1
8・
121-
Z
(G01R)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 関根 洋之 |
| 特許庁審判長 |
平井 良憲 |
| 特許庁審判官 |
森 雅之 新宮 佳典 |
| 発明の名称 | メモリ回路用のビルトイン自己検査装置 |
| 代理人 | 坂口 博 |
| 代理人 | 市位 嘉宏 |