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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1013896
審判番号 審判1998-17955  
総通号数 11 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1990-10-17 
種別 拒絶査定不服の審決 
審判請求日 1998-11-16 
確定日 2000-06-08 
事件の表示 平成1年特許願第227285号「半導体電荷蓄積構造」拒絶査定に対する審判事件(平成2年10月17日出願公開、特開平2-256276)について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.本件出願の手続の経緯及び要旨
本件出願は、平成元年8月31日(パリ条約による優先権主張1988年9月1日、米国)に出願されたものであって、その発明の要旨は手続補正書の特許請求の範囲(1)〜(14)に記載されたとおりであって、その(1)の発明は、特許請求の範囲(1)に記載されたとおりの次のものである。
「不揮発性メモリチップにおける封止されたメモリセルであって、チップは複数個のメモリセルを含み、前記メモリセルの少なくとも1つは放射エネルギヘの露出から封止されており、
チップサブストレートと、
メモリセル領域において前記チップサブストレートに形成されたソース、ドレイン及び制御ゲートと、
前記メモリセル領域において前記チップサブストレートの上方に設けられた浮遊ゲートとを備え、
前記浮遊ゲートは、前記メモリセル領域の結合領域において、前記制御ゲート上に延在し、かつ前記制御ゲートに容量結合しており、さらに
前記メモリセル領域を完全に取囲むリングとなって前記サブストレートに接触する放射エネルギシールドカバーを備え、
前記メモリセル領域は、前記カバーにより、その上および四方が取囲まれて放射エネルギから遮蔽されており、
前記浮遊ゲートと前記カバーとによって挟まれる領域には、絶縁層のみが位置しており、
前記ソース、ドレインおよび制御ゲートを前記メモリセル領域の外側にある対応する接続端子に電気的に接続するために前記チップサブストレート内に形成された接続手段をさらに備え、
前記接続手段は、前記サブストレート内に導電性チャネルを含み、この導電性チャネルは、前記結合領域における前記制御ゲートから前記シールドカバーの下を通り前記メモリセル領域の外側にある対応するゲート接続端子まで延在している、封止されたメモリセル。」(以下、本願発明という)
2.引用例記載の発明
前審の拒絶の理由に引用された特開昭62-92376号公報(以下、引用例1という)には、「ある種の応用においては、プログラムされた状態が紫外線によって影響されることのない再書込み不能EPROMが必要とされる。」(第2頁右上欄第11行〜第14行)と記載され、
「本発明の他の目的は、紫外線による消去に対して大きな抵抗性をもった浮遊ゲートEPROMを提供することにある。」(第2頁右下欄第9行〜第11行)と記載され、
「第1図、第2図及び第3図を参照すると、P形半導体基板11の表面上に消去不能EPROMセル10が形成されている。セル10は従来の浮遊ゲートトランジスタを含み、このトランジスタはN++形ソース領域12、N++形ドレーン領域14、浮遊ゲート16、制御ゲート18、及びゲート16と基板11との間ならびにこれらのゲート自身の間に形成された二酸化シリコン絶縁層を有する。
3本のN形帯状領域が互いに直角をなして形成される。ソース結合領域22はその内側端でソース領域12に接触し、ドレーン結合領域24はその内偵序端でドレーン領域14に接触し、またゲート結合領域44はその内側端で制御ゲート相互接続部42に接触する。第3図を見るとよく判るように、制御ゲート相互接続部42は制御ゲート18の浮遊ゲート16を越えて延びる延長部分に接触する。方形のP++形環状領域30はゲート16、18およびソース12とドレーン14を取り囲み、かつソース結合領域22、ドレーン結合領域24、ゲート結合領域44を横切るように設けられる。ソース結合領域22、ドレーン結合領域24およびゲート結合領域44のそれぞれ環状領域30の外側に位置する部分に、N++形ソース接触領域26、N++形ドレーン接触領域28、N++形ゲート接触領域46が打込みによりそれぞれ形成される。接触領域26と28はそれぞれ接触部分34a、36aを有しこれに金属接点34b、36bがそれぞれ結合している。
金属しゃへい32は二酸化シリコン絶縁層20を覆って形成され、絶縁層20は予めパターン形成されエッチングにより環状領域30(第1図参照)が露出されるように残す。したがって、金属しゃへい32はセル10をその下の基板上のP++形環状領域表面に対して完全にカプセル封止することによって紫外線が二酸化シリコン絶縁層20を貫通して浮遊ゲート16を消去すなわち放電させるのを防止する。P++形環状領域30は、金属しゃへい32をソース結合領域22、ドレーン結合領域24、ゲート結合領域44それぞれから電気的に隔離しかつP形基板11と接触する。」(第3頁左上欄第8行〜左下欄第8行)と記載されている。
浮遊ゲート16と制御ゲート18は容量結合していることは明らかである。
すなわち引用例1には、
紫外線による消去に対して大きな抵抗性をもった浮遊ゲートEPROMであり、金属しゃへい32はセル10をその下の基板上のP++形環状領域表面に対して完全にカプセル封止したものであり、
このトランジスタはN++形ソース領域12、N++形ドレーン領域14、浮遊ゲート16、制御ゲート18を有し、ゲート16と基板11との間ならびにこれらのゲート自身の間に形成された二酸化シリコン絶縁層を有し、
浮遊ゲート16と制御ゲート18は容量結合し、
方形のP++形環状領域30はゲート16、18およびソース12とドレーン14を取り囲み、
金属しゃへい32は二酸化シリコン絶縁層20を覆って形成され、
ソース結合領域22、ドレーン結合領域24およびゲート結合領域44のそれぞれ環状領域30の外側に位置する部分に、N++形ソース接触領域26、N++形ドレーン接触領域28、N++形ゲート接触領域46が打ち込みによりそれぞれ形成され、接触領域26と28はそれぞれ接触部分34a、36aを有しこれに金属接点34b、36bがそれぞれ結合している、
プログラムされた状態が紫外線によって影響されることのない再書込み不能EPROM
が示されている。
前審の拒絶の理由に周知として引用された特開昭60-260147号公報(以下、引用例2という)には、
「半導体基板表面に素子分離領域を挟んで設けられたチャネル領域およびコントロールゲートと、絶縁層を介し該チャネル領域およびコントロールゲート上に連通して設けられたフローティングゲートとを含んで形成された不揮発性記憶素子を有してなることを特徴とする半導体装置。」(特許請求の範囲)と記載されている。
前審の拒絶の理由に周知として引用された特開昭59-155968号公報(以下、引用例3という)には、
「本発明の半導体記憶装置は、半導体基板表面にソース領域、ドレイン領域及びビット線用拡散領域の他にコントロールゲートと同一の役割を果たし、コントロールゲートの代わりとなるコントロール用拡散領域を設け、フローティングゲートの一部が薄い絶縁膜を介してこのコントロール用拡散領域上に位置するように構成したことを骨子とするものである。」(第3頁左下欄第18行〜右下欄第5行)と記載されている。
3. 本願発明と引用例記載の発明との対比
3.1 本願発明と引用例1との対比
引用例1の「紫外線による消失に対して大きな抵抗性をもった浮遊ゲートEPROM」、「金属しゃへい32はセル10をその下の基板上のP++形環状領域表面に対して完全にカプセル封止」は、本願発明の「メモリセルの少なくとも1つは放射エネルギヘの露出から封止」、「不揮発性メモリチップにおける封止されたメモリセル」に相当し、引用例1の「基板11」、「金属しゃへい32」は、本願発明の「チップサブスレート」、「放射エネルギシールドカバー」に相当するから、本願発明と引用例1記載の発明とを対比すると、次の点で一致する。
(一致点)
不揮発性メモリチップにおける封止されたメモリセルであって、前記メモリセルの少なくとも1つは放射エネルギヘの露出から封止されており、
チップサブストレートと、
メモリセル領域において前記チップサブストレートに形成されたソース、ドレイン及び制御ゲートと、
前記メモリセル領域において前記チップサブストレートの上方に設けられた浮遊ゲートとを備え、
前記メモリセル領域を完全に取囲むリングとなって前記サブストレートに接触する放射エネルギシールドカバーを備え、
前記メモリセル領域は、前記カバーにより、その上および四方が取囲まれて放射エネルギから遮蔽されており、
前記ソース、ドレインおよび制御ゲートを前記メモリセル領域の外側にある対応する接続端子に電気的に接続するために前記チップサブストレート内に形成された接続手段を備え、
前記接続手段は、前記サブストレート内に導電性チャネルを含み、この導電性チャネルは、前記結合領域における前記制御ゲートから前記シールドカバーの下を通り前記メモリセル領域の外側にある対応するゲート接続端子まで延在している、封止されたメモリセル。
(相違点)
そして、本願発明と引用例1記載の発明とは次の点で相違している。
▲1▼本願発明は「チップは複数個のメモリセルを含」むのに対して、引用例1のものは明記されていない点、
▲2▼本願発明は「前記浮遊ゲートは、前記メモリセル領域の結合領域において、前記制御ゲート上に延在し、かつ前記制御ゲートに容量結合して」おり、「前記浮遊ゲートと前記カバーとによって挟まれる領域には、絶縁層のみが位置して」いるのに対して、引用例1のものは「浮遊ゲート16、制御ゲート18を有し、ゲート16と基板11との間ならびにこれらのゲート自身の問に形成された二酸化シリコン絶縁層を有」し、浮遊ゲート16と制御ゲート18を容量結合する点。
(相違点の判断)
(相違点▲1▼について)
チップに複数個のメモリセルを設けることは当業者に周知のことであり、実質的には本願発明と引用例1のものはこの点では相違していない。
(相違点▲2▼について)
制御ゲートと浮遊ゲートを、引用例1のように(浮遊ゲート上に縦に)重ねて構成し、制御ゲートと浮遊ゲートを容量結合することと、引用例2及び3に示されるようにフローティングゲートの一部が薄い絶縁膜を介してこのコントロール用拡散領域上に位置するように構成する(浮遊ゲートは、メモリセル領域の結合領域において、制御ゲート上に延在し、かつ前記制御ゲートに容量結合している構成)ことは、どちらも周知の構成であり、当業者が任意にどちらかの構成を選択することができた事項であると認められる。
そして、メモリセルの少なくとも1っは放射エネルギヘの露出から封止されるものにおいて、浮遊ゲートが、メモリセル領域の結合領域において、制御ゲート上に延在し、かつ前記制御ゲートに容量結合している構成とすることも、当業者がメモリセルのスペースや特性に応じて、任意に適応できた事項であり、その構成としたことに格別のことが認められない。そして、この構成とすれば、浮遊ゲートとカバーとによって挟まれる領域には、絶縁層のみとなることは、引用例2及び3にも示されるように周知の構成である。
したがって、相違点▲2▼は格別のことではない。
4. まとめ
相違点▲1▼、▲2▼は格別のことでないので、本願発明は引用例1記載の発明及び上記周知の発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができないものであり、特許請求の範囲(2)ないし(14)に係る発明について検討するまでもなく、拒絶すべきものである。
よって、上記結論通り審決する。
 
審理終結日 1999-12-17 
結審通知日 2000-01-04 
審決日 2000-01-24 
出願番号 特願平1-227285
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 張谷 雅人
特許庁審判官 岡 和久
小田 裕
発明の名称 半導体電荷蓄積構造  
代理人 森田 俊雄  
代理人 深見 久郎  
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