ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 異議 特許、登録しない(前置又は当審拒絶理由) H01L 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1013947 |
| 審判番号 | 審判1995-9618 |
| 総通号数 | 11 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1990-05-23 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1995-05-08 |
| 確定日 | 1999-12-24 |
| 事件の表示 | 昭和63年特許願第288438号「半導体記憶装置」拒絶査定に対する審判事件(平成8年3月21日出願公告、特公平8-28467)について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.出願の経緯 特許出願 昭和63年11月15日 審判請求 平成 7年 5月 8日 前置審査での公告日 平成 8年 3月21日 特許異議申立 平成 8年 6月18日 特許異議答弁書 平成 9年 4月 7日 手続補正1 平成 9年 4月 7日 前置報告 平成 9年 9月12日 拒絶理由通知 平成10年 4月22日 意見書 平成10年 7月14日 手続補正2 平成10年 7月14日 上申書 平成10年 8月12日 2.本願発明の要旨 本件出願の発明(以下、本発明という)は、明細書及び図面の記載から見て、特許請求の範囲に記載されたとおりの次のものである。 「一定間隔で形成された複数のワード線を選択するローデコーダと、 一定間隔で形成された複数のビット線を選択するカラムデコーダと、 前記ワード線およびビット線が格子状に配され、前記ワード線方向に設けられた複数のメモリセルアレイと、 前記メモリセルアレイの相互間に設けられ、前記ワード線とこのワード線の延長方向に沿ってワード線上にワード線遅延の軽減のために絶縁膜を介して配された配線とのコンタクト部と、 少なくとも、前記コンタクト部と前記メモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に、前記複数のビット線の間隔と同じ間隔だけ離して形成され、それぞれ電気的に一定の電位に固定された(「固定され」は誤記)ダミーパターンと を具備したことを特徴とする半導体記憶装置。」 3.拒絶理由の概要 当審でその後発見した理由により通知した拒絶理由の概要は次のとおりである。 本件出願の発明は、その出願前に国内において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術における通常の知識を有する者が、容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。 引用例1.特開昭63-155493号公報 引用例2.特開昭63-224250号公報 引用例3.特開昭61-214559号公報 引用例4.特開昭62-145862号公報 引用例5.特開昭61-194771号公報 4.刊行物記載の発明 上記引用例1には、DRAMに関し、「列デコーダと接続されるビットライン40と、行デコーダと接続されるワードライン50と、上記ビットラインとワードライン間に接続され情報を記憶するメモリセル11と、上記行デコーダと列デコーダのアドレス指定により上記メモリセル11に記憶された情報を感知するセンス増幅器10とを具備するダイナミックランダムアクセスメモリアレイにおいて、上記ビットライン40の最外郭辺の外側に、上記センス増幅器10とは接続されないダミービットライン3を有することを特徴とするダイナミックランダムアクセスメモリアレイ。」(第1頁左欄第5行〜第16行)、「上記ダミービットライン3は所定のバイアス電圧が供給される」(第1頁右欄第1行〜第2行)と記載されている。 そして、「(従来の)メモリセルアレイと周辺回路も同じく近接するようになった。上記のごときビットライン間及び周辺回路とビットラインの近接による半導体メモリ装置の近接効果(Fｒinging Effecｔ)はビットラインの不均衡によって動作マージンに深刻な影響を与える。特にDRAMのごとき電荷分配(Chaｒging Shaｒing)によるデータ先進具においてはビットラインの不均衡は、データ感知に誤動作を与え得る重要な問題が発生する。」(第2頁左上欄第2行〜第11行)と、「前記メモリセルアレイブロックの回路図を第2図に示し、更に詳述する。」(第4頁左上欄第4行〜第5行)と、「かかる構成によれば、ダミービットライン3を除く内部のすべてのビットライン40は、すべて半導体基板との間で自己の寄生キャパシタンスCｓと隣接したビットラインとの近接効果による寄生キャパシタンスCfとの合成キャパシタンスCｓ+2Cfの値を有するようになる。従って、ダミービットライン3と近接した最外郭辺のビットライン40も従来のようなキャパシタンス値の不均衡現象がおこらないようになり、最外郭のセンス増幅器10も正常動作ができるようになる。尚、メモリセルアレイブロック2a〜2dの最外郭辺に配置されたダミービットライン3とメモリセル11は、通常のビットライン40とメモリセル11と同一に製造され、寸法もまた同一であることを留意すべきである。」(第4頁左下欄第1行〜第16行)とそれぞれ記載されている。 引用例2には、「半導体基板上に複数個のDRAMメモリセルをマトリクス状に配列したセルアレイブロックを複数有し、このセルアレイブロックをセルピッチ分ずらして配列し、メモリセルのゲート電極を各ブロックで共有して延在させ、このずらしたセルアレイブロック間でセンスアンプの一対のビット線を配設し、前記ゲート電極上に低抵抗配線によりワードラインを設け、所望数のブロック境界部を飛び越えながら、ブロック境界部で前記ワードラインをゲート電極にコンタクトさせた事を特徴とする半導体記憶装置」(第1頁左欄第5行〜第15行)と、「コンタクト領域を増大させる必要がなく、セルアレイブロックのロウ方向幅が比較的小さく取れつなぎ換え領域の増大やビット線容量の不均衡が解決される。」(第2頁右下欄第10行〜第13行)と、「各セルアレイブロックに共有され連続してゲート電極(6)が配設され(ポリシリコン層)、その上層にAlのワードライン(7)が設けられている。Alワードライン(7)はロウ方向について信号遅延を抑える為、所望間隔、例えば128本のビット線毎にゲート電極(6)とスルーホール(8)でコンタクトする。」(第3頁左上欄第8行〜第13行)と記載されている。 引用例3には、SRAMに際し「メモリセルの動作特性試験解析の結果、本発明者は、メモリセルアレイの周辺部でメモリセルの欠陥が発生し易いので、SRAMの歩留りが低下するという問題点を見い出した。本発明者によれば、この問題点は、以下に述べる原因によって生じると考察している。すなわち、メモリセルが連続的に配置された領域(メモリセルアレイ)と、それを囲むフィールド絶縁膜等のそれ以外の領域との境界部で、前記メモリセルを構成するマスクパターンの連続性が失われる。このため前記境界部における写真触刻条件等に変動が生じるので、例えば、MISFETゲート電極幅、接続孔径がメモリセルアレイの内部と周辺部とで異なる寸法で構成される。」(第2頁左上欄第7行〜第20行)と記載されている。 そして、「1つ又は複数の半導体素子で構成される単位セルが連続的に複数配置されてなる半導体集積回路装置であって、前記単位セルが連続的に配置された領域とそれ以外の非連続的な領域との境界部に、前記単位セルと略同一のパターンで構成され、回路動作をしないダミーセルを設けたことを特徴とする半導体集積回路装置。」(第1頁左欄第4行〜第10行)と、「前記ダミーセルは、前記境界部となるメモリセルアレイの周辺部の所定の行又は列に配置されてなる。」(第1頁左欄第20行〜右欄第2行)と、「5A及び5BはXデコーダであり、メモリセルアレイ3A、3B間及びメモリセルアレイ3C、3D間に設けられている。Xデコーダ5A及び5Bは、メモリセルアレイ3A乃至3Dのそれぞれを行方向に延在する複数のワード線WLと接続するように構成されている。Xデコーダ5A及び5Bは、ワード線選択駆動回路等によって構成されている。6A乃至6DはYデコーダであり、メモリセルアレイ3A乃至3Dのそれぞれの下部に設けられている。Yデコーダ6A乃至6Dは、メモリセルアレイ部3A乃至3Dのそれぞれ列方向に延在する複数の一対のデータ線D、D(以下、DLと称す)と接続するように構成されてる。」(第4頁左上欄第6行〜第19行)とそれぞれ記載されている。 引用例4には、ポリシリコンから成るワード線の抵抗を緩和する目的で、アルミニウムの配線を平行に設け任意の箇所でコンタクトして短絡したメモリが記載されている。 そして、「ワード線(WL1)〜(WL4)に第2ポリシリコン膜(7)を用い、その上に平行して点線で示すアルミニウムより成る第3の配線層(11)を設けている。メモリセル間には図面上では4セル毎、実際には64セル毎にコンタクト孔(12)を形成するためのスペース(13)を設け、スペース(13)上では第2ポリシリコン膜(7)と第3の配線層(11)のコンタクトを形成するために第2ポリシリコン膜(7)に拡張部(14)を形成している。一方第3の配線層(11)は第2ポリシリコン膜(7)より巾広く形成され、実際には拡張部(14)の巾と同様に形成して加工精度を緩めている。従ってワード線(WL1)〜(WL4)はポリシリコンで形成してもアルミニウムより成る第3の配線層(11)で裏打ちをしている。具体的には1024セルを16ケ所で裏打ちするのでワード線(WL1)〜(WL4)の抵抗を1/32に低下できる。」(第2頁左下欄第18行〜同頁右下欄第14行)と記載されている。 引用例5には、Xデコーダ3,Yデコーダ4及びメモリセルアレイ2を有する半導体記憶装置において、最も端のワード線WL0の周囲のパターン状態を他のワード線のパターン状態とほぼ同一にするために、追加のワード線11(WLADD1)を設けること、ワード線と追加のワード線は同時に形成すること、追加のワード線には、他の固定電位と同電位にすることが記載されている。 5.本発明と引用例1との対比 引用例1において、その従来例を示す第4図で隣設したビットラインとの相互キャパシタンスCfとし、ビットライン夫々の合成キャパシタンスはCｓ+2Cfとしており、同じ相互キャパシタンスCfを有するから、ビットライン間隔は一定であることと認められ、引用例1の第2図においてもビットライン間隔は一定であると認められる。そして、ワード線とビット線は格子状になっており、メモリセルアレイ11は、ワード線方向及びビット線方向に設けられていることは、第2図からも明らかである。 また、第1図に示されるように、メモリセルアレイ2a、2b、2c、2dは上下左右に配置されており、ワード線方向及びビット線方向にそれぞれ複数のメモリセルが設けていると認められ、また、ダミービットラインが設けられた内側のメモリセルアレイの内部は規則的なパターン領域が形成された領域といえる。 そして、ダミービットライン3は所定のバイアス電圧が供給されるので、電気的に一定の電位に固定されたダミービットラインであるといえ、ダミービットラインは本発明のダミーパターンに相当する。 してみると、引用例1には、 「複数のワード線を選択するローデコーダと、 一定の間隔で形成された複数のビット線とを選択するカラムデコーダと、 ワード線及びビット線が格子状に配され、ワード線方向に設けられた複数のメモリセルアレイと、 メモリセルアレイの規則的なパターン領域に形成された最も端のビット線の外側に、複数のビット線の間隔だけ離して形成され、それぞれ電気的に一定の電位に固定されたダミーパターンと を具備したことを特徴とする半導体記憶装置」 が記載されおり、本発明と引用例1記載の発明とは、この点で一致する。 そして、両者は、次の点で相違する。 ▲1▼本発明(前者)は、「前記メモリセルアレイの相互間に設けられ、前記ワード線の延長方向に沿ってワード線上にワード線遅延の軽減のために絶縁膜を介して配された配線とのコンタクト部」を有するのに対して、引用例1(後者)にはその載がない点。 ▲2▼前者は、ダミーパターンが「少なくとも、前記コンタクト部と前記メモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に」あるのに対して、後者は、「行デコーダとメモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に」ある点。 ▲3▼前者は、「一定間隔で形成された複数のワード線」であるのに対して、後者は、ワード線の間隔についての記載はない点。 6.相違点についての判断 相違点▲1▼について 引用例2には、「メモリセルのゲート電極を各ブロックで共有して延在させ、このずらしたセルアレイブロック間でセンスアンプの一対のビット線を配設し、前記ゲート電極上に低抵抗配線によりワードラインを設け、所望数のブロック境界を飛び越えながら、ブロック境界部で前記ワードラインをゲート電極にコンタクトさせた半導体記憶装置」が記載されている。そして、「各セルアレイブロックに共有され連続してゲート電極(6)が配設され(ポリシリコン層)、その上層にAlのワードライン(7)が設けられている。Alワードライン(7)はロウ方向について信号遅延を抑える為、所望間隔、例えば128本のビット線毎にゲート電極(6)とスルーホール(8)でコンタクトする。」の記載をみると、スルーホールでコンタクトしていることから絶縁膜を介していることは明らかである。 してみると,引用例2にはメモリセルアレイ粗相互間に遅延軽減用の配線とコンタクトを介してワード線を接続する構造は示されており、また、引用例4にも、ポリシリコンから成るワード線の抵抗を緩和する目的で、アルミニウムの配線を平行に設け任意の箇所でコンタクトして短絡したメモリが記載されているので、引用例1のワード線にワードシャント法と言われる、遅延軽減の配線と接続するコンタクト部をメモリセルアレイの相互間に設けることに格別の工夫を要するとは認められない。 従って、相違点▲1▼は格別のものではない。 相違点▲2▼について 引用例1のダミービットライン3は、メモリセルアレイブロック2a、2cと行デコーダ6との間に設けられている。そして、行デコーダは、信号を組み替える働きから、コンタクト孔を有するのが普通の形状である。 また、引用例4には、「ワード線(WL1)〜(WL4)に第2ポリシリコン膜(7)を用い、その上に平行して点線で示すアルミニウムより成る第2の配線層(11)を設けている。メモリセル間には・・・64セルごとにコンタクト孔(12)を形成するためのスペース(13)を設け、スペース(13)上では第2ポリシリコン膜(7)と第3の配線層(11)のコンタクトを形成するために第2ポリシリコン膜(7)に拡張部(14)を形成している。」(第2頁左下欄第18行〜右下欄第14行)と記載されている。そして、コンタクト孔を形成するためのスペースにおいては、メモリセルの規則的なパターンにはなっていないものと認められ、メモリセルに隣接してコンタクト孔を有するものは周知の構造であると認めらる。 従って、規則的なパターン領域の端の外側にある行デコーダにも、コンタクト孔が形成さているものと認められ、ダミーパターンを少なくとも、前記コンタクト部と前記メモリセルアレイの規則的なパターン領域に形成された最も端のビット線との間に形成することは、格別のものでない。そして、そこに設ける効果も、明細書に示されておらず、この相違点は、格別のことではない。 出願人は、上申書において、「ビット線が設けられない余分なスペースにダミーパターンを形成するようにしているので、このダミーパターンを形成することによるチップ面積の増加を防ぐことができます。」と主張しているが、このことは、明細書に記載のないものであると共に、ダミーパターンを形成する以上、そのためのマージンを必要とし、余分なスペースに形成できるとはいえないので、この主張は採用できない。 相違点▲3▼について メモリセルアレイの中のワード線を一定間隔で形成することは周知の形状であり、本発明において、ワード線を一定間隔とすることは当業者が任に設計できた事項であると認められ、この相違点に格別のことが認められない。 以上の通り各相違点は格別のものではなく、それらを総合的に見ても、格別のことが認められないので、本件発明は、上記各引用例に記載の発明に基づいて、容易に発明をすることができたものである。 7.まとめ 以上のとおりであるから、本願発明は、引用例に記載された各発明に基いて当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 異議の決定 |
P192 .121-WY (H01L) 請求人 株式会社東芝 請求人 東芝マイクロエレクトロニクス株式会社 代理人弁理士 鈴江 武彦 代理人弁理士 村松 貞男 代理人弁理士 坪井 淳 特許異議申立人 シャープ株式会社 代理人弁理士 梅田 勝 代理人弁理士 小池 隆彌 代理人弁理士 木下 雅晴 昭和63年特許願第288438号「半導体記憶装置」拒絶査定に対する審判事件(平成8年3月21日出願公告、特公平8-28467)について、平成8年6月18日になされた特許異議申立てについて、次のとおり決定する。 結論 本件特許異議申立ては、理由がないものとする。 理由 本件特許出願は、昭和63年11月15日にされ、前置審査にて平成8年3月21日に出願公告され、平成8年6月18日に、シャープ株式会社から特許異議申立がされた。 その申立の概要は、本件発明は甲第1号証(特開昭61-194771号公報)、甲第2号証(特開昭60-119749号公報)記載の発明に基づいて容易に発明をすることができたものであると主張するものである。 しかしながら、本件発明は、甲第1号証及び甲第2号証記載の発明に基づいて容易に発明をすることができたものとすることができない。 従って、本異議申立を理由があるものとすることができない。 なお、本件出願は、当審で通知したその後発見した拒絶理由により、審判請求は成り立たないこととなった。 平成10年10月16日(1998.10.16) 審判長特許庁審判官 張谷 雅人 特許庁審判官 小野田 誠 特許庁審判官 河口 雅英 |
| 審理終結日 | 1998-10-01 |
| 結審通知日 | 1998-10-16 |
| 審決日 | 1998-10-16 |
| 出願番号 | 特願昭63-288438 |
| 審決分類 |
P
1
8・
092-
WZ
(H01L)
P 1 8・ 121- WZ (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 内野 春喜、大日方 和幸 |
| 特許庁審判長 |
張谷 雅人 |
| 特許庁審判官 |
小野田 誠 河口 雅英 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 坪井 淳 |
| 代理人 | 鈴江 武彦 |
| 代理人 | 村松 貞男 |