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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1013984 |
| 審判番号 | 審判1995-11983 |
| 総通号数 | 11 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1991-06-14 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1995-06-12 |
| 確定日 | 2000-05-08 |
| 事件の表示 | 平成2年特許願第276566号「ゲートスペーサを有するFET」拒絶査定に対する審判事件(平成3年6月14日出願公開、特開平3-139847)について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
(出願の経緯・発明の要旨) 本願は、平成2年10月17日(優先権主張1989年10月17日、米国)に出願されたものであって、その発明の要旨は、平成6年8月8日付手続補正書によって補正された明細書及び図面の記載よりみて、その特許請求の範囲請求項1〜4に記載された「半導体の製作方法」にあると認められるところ、特許請求の範囲請求項1記載の発明(以下、第1発明という。)は、以下のとおりである。 「基板(例えば、11)上に積層ゲート(例えば、18)を形成する工程と、 前記積層ゲート(例えば、18)および前記基板(例えば、11)上に、第1の材料層(例えば19)を形成する工程と、 前記第1の材料層(例えば、19)上に第2の材料層(例えば、21)を形成する工程と、 前記第2の材料層(例えば、21)上に第3の材料層(例えば、23)を形成する工程とを含む半導体の製作方法において、 第1のスペーサ(例えば、23)を形成するため前記第3の層(例えば、23)を非等方的にエッチングし、次いで前記第1のスペーサ下に第2のスペーサ(例えば、21)を形成するため前記第2の層(例えば、21)をエッチングする工程と、 前記基板(例えば、11)をドーパント物質(例えば、31)に露出させ、前記第1(例えば、23)および第2(例えば、21)のスペーサは前記ドーパント物質(例えば、37)の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働き、これにより深い接合を形成する工程と、 前記第1のスペーサ(例えば、23)を除去する工程と、 前記基板(例えば、11)をドーパント物質(例えば、37)に露出させ、前記第2のスペーサ(例えば、21)は前記ドーパント物質(例えば、37)の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働きこれにより、浅い接合を形成し前記深い接合と結合して僅かにドープされたドレイン接合を形成するステップとを含むことを特徴とする半導体の製作方法。」 (引用例) 原審における拒絶の理由において引用された特開昭60ー200572号公報(以下「引用例」という。)には、 「ソース・ドレイン領域の不純物濃度がゲート近傍において低くなっている構造を有する絶縁ゲート型電界効果半導体装置の製造方法において、ゲート電極を熱酸化した後全面に第1および第2の膜を順次堆積し、第2の膜をエッチングしてゲート電極側面にサイドウォールを形成し、このサイドウォールをマスクとして第1の膜をエッチングすることによってサイドウォールに覆われたゲート電極側面およびソース・ドレイン領域の一部に前期第1の膜を残し、この第1の膜を通してソース・ドレイン領域に不純物を導入することを特徴とする半導体装置の製造方法。」(特許請求の範囲第1項)、「本発明の目的は、低濃度ソース・ドレイン領域を有する構造(以下オフセットゲート構造と称する)の絶縁ゲート型電界効果半導体装置の簡便かつ均一性・再現性のよい製造方法を提供するものである。」(第2頁左上欄20〜右上欄4行)及び「[実施例] 以下本発明の半導体装置の製造方法をNチャネルMOSFETを含むデバイスに適用した一実施例を図面を参照して説明する。 第1図は、よく知られている方法にしたがってP型不純物シリコン半導体基板1上にフィールド絶縁(SiO2)膜2およびポリシリコンのゲート電極3を形成した断面図である。符号4は、薄いSiO2からなるゲート絶縁膜である。 次に第2図に示すように、全面に熱酸化による薄いシリコン酸化膜5を成長させ、ポリシリコン膜6、Si3N4(窒化シリコン)膜7、SiO2膜8を順次CVD(Chemical Vaｐｏｒ Deｐｏｓiｔiｏn)法により堆積する。ここで一例として、フィールド絶縁膜2の厚さはほぼ8000オングストローム、SiO2膜8の厚さはほぼ3000オングストロームとされている。 次に異方性のドライエッチングを行う。たとえば、SiO2膜8とSi3N4膜7とのエッチング速度がほぼ等しいガス、たとえばCHF3ガスを用いてSiO2膜8とSi3N4膜7を同様に全面エッチングする。従って第3図に示すようにSiO2膜9とSi3N4膜10との2層のサイドウォールが形成される。このドライエッチングの際には、SiO2膜8およびSi3N4膜7のポリシリコン膜6に対するエッチングの選択比を大きくとることによってエッチングがポリシリコン膜6で止まるようになされている。 第3図において、サイドウォールを形成する上層のSiO2膜9の上部はドライエッチングの影響で丸みを帯びているが、サイドウォールを形成する下層のSi3N4膜10は堆積した膜がそのまま残っている。すなわち、サイドウォールの上層部は、サイドウォール形成のためのドライエッチング時に、オーバーエッチ等の影響で膜厚が変化しているが、下層部は、デポジットした膜がそのまま残る。したがって、SiO2膜8の堆積時の膜厚を制御することによってSi3N4膜10のソース・ドレイン領域側の長さを制御でき、かつ、後述するイオン打込み時のSi3N4膜10の膜厚自体も堆積時と変わることもない。その結果後述するように均一性・再現性のある低濃度領域を形成することができる。 次に弗酸により、サイドウォールを形成する上層のSiO2膜9を除去して第4図に示す断面構造をうる。ここでポリシリコン膜5があるため、弗酸によりフィールド絶縁膜2がエッチングされることはない。 次に第5図に示すように、ソース・ドレイン形成のためのたとえばAｓイオンの打込みを行う。ここでイオン打込みのエネルギーを適当にとることにより、Si3N4膜10のサイドウォールの下部にも不純物を低濃度で導入することができる。また、Si3N4膜10のサイドウォールが残っていないソース・ドレイン領域には高濃度で不純物が打込まれる。したがって、サイドウォール形成後の1回の不純物イオン打込みによって、高濃度のN+拡散層11と低濃度のN-拡散層12とが同時に形成される。 Si3N4膜10のサイドウォールおよびポリシリコン膜6(5は6の誤り)を除去した後、活性化のための熱処理を行ない第6図に示す断面構造を得る。このあと常法によりソース・ドレインのコンタクトホール、配線を形成し、パッシベーションを施すことによって完成する。 なお、上記実施例においては、サイドウォール形成のためにSiO2膜8とSi3N4膜7とを用いるとともに、Si3N4膜の下層にポリシリコン膜6(5は6の誤り)を用いた場合を説明した。しかしながら、サイドウォールを制御性よく形成するという点に限っては、たとえば上記SiO2膜8の代わりにポリシリコン膜を用い、上記Si3N4膜7の代わりにSiO2膜を用い、上記ポリシリコン膜6(5は6の誤り)を使用しないことも可能である。」(第2頁左下欄3行〜第3頁右上欄第16行)と記載され、第1〜6図にこの発明の絶縁ゲート型電界効果半導体装置の製造方法の実施例が示されている。ところで、異方性エッチングによりサイドウォールを形成する場合にはSiO2膜8が先にエッチングされ、Si3N4膜7が次にエッチングされることとなる。また、第5図においてソース・ドレイン形成のためAｓイオン等のイオンの打込みを行なった場合Si3N4膜10のサイドウォールの下部には不純物が浅く導入され、Si3N4膜10のサイドウォールが残っていないソース・ドレイン領域には不純物が深く導入されることは明らかである。 してみると、上記引用例には、シリコン基板をゲート絶縁膜で覆い、ゲート電極を形成する工程と、ゲート電極を熱酸化してゲートの側面及び上面に熱酸化膜を形成する工程と、その後全面に第1及び第2の膜を順次積層形成する工程と、異方性エッチングにより先に第2の膜をエッチングし、次に第1の膜をエッチングしてゲート電極側面にサイドウォールを形成する工程と、このサイドウォールを形成する第2の膜をエッチングすることにより第1の膜からなるサイドウォールを残す工程と、不純物を全面に打込み、第1の膜からなるサイドウォールの下部のシリコン基板には低濃度で浅く不純物を打込み、第1の膜からなるサイドウォールで覆われていないシリコン基板には高濃度で深く不純物を打込み、その後熱処理によりこの不純物を活性化してソース・ドレイン領域形成する工程とからなる絶縁ゲート型電界効果半導体装置の製造方法が記載されているものと認められる。 (対比) 次に、本願第1発明と上記引用例記載の発明とを比較する。 上記引用例記載の発明におけるゲート電極とゲート電極の下部のゲート絶縁膜、第1の膜、第2の膜、異方性エッチング、異方性エッチング後の第2の膜からなるサイドウォール、異方性エッチング後の第1の膜からなるサイドウォール、不純物及び絶縁ゲート型電界効果半導体装置はそれぞれ本願発明の積層ゲート、第2の材料層、第3の材料層、非等方的エッチング、第1のスペーサ、第2のスペーサ、ドーパント物質及び半導体に相当するものと認められる。 したがって、本願発明と上記引用例記載の発明とは「基板上に積層ゲートを形成する工程と、 前記積層ゲートおよび前記基板を覆う層を形成する工程と、 前記層上に第2の材料層を形成する工程と、 前記第2の材料層上に第3の材料層を形成する工程とを含む半導体の製作方法において、 第1のスペーサを形成するため前記第3の材料層を非等方的にエッチングし、次いで前記第1のスペーサ下に第2のスペーサを形成するため前記第2の材料層をエッチングする工程と 前記第1のスペーサを除去する工程と、 前記基板をドーパント物質に露出させ、前記第2のスペーサは前記ドーパント物質の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働きこれにより、浅い接合を形成しわずかにドープされたドレイン接合を形成するステップとを含むことを特徴とする半導体の製作方法」の点で一致するが、以下の点で相違するものと認められる。 ▲1▼積層ゲート及び基板を覆う層を形成する工程が、本願第1発明においては第1の材料層を用いて形成する工程であるのに対して、上記引用例記載の発明においては予め基板全面をゲート絶縁膜で覆っておきその後ゲート電極を熱酸化膜で覆って形成する工程である点。 ▲2▼本願第1発明においては、第1のスペーサを除去する前に、基板をドーパント物質に露出させ、第1および第2のスペーサがドーパント物質の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働き、これにより深い接合を形成する工程(以下、第1のドーパント物質導入工程という。)を実行し、第1のスペーサを除去した後、基板をドーパント物質に露出させ、第2のスペーサがドーパント物質の少なくとも一部を阻止するかある程度を吸収するためのマスクとして働きこれにより、浅い接合を形成しわずかにドープされたドレイン接合を形成する工程(以下、第2のドーパント導入工程という。)を実行するのに対して、上記引用例の発明においては、第1のドーパント導入工程は実行せず、第1のスペーサ除去後、第2のドーパント導入工程のみ実行して、第2のスペーサで覆われていない基板にドーパント物質が高濃度に導入された、深い接合を、そして第2のスペーサで覆われた基板にドーパント物質が低濃度に導入された、浅い接合を形成する点。 (検討) そこで、前記相違点につき以下検討する。 相違点▲1▼について、 積層ゲート及び基板を覆う層を形成するのに予めゲート電極下のゲート絶縁膜のみ残しておき、その後ゲート電極及び基板を熱酸化して熱酸化膜(第1の材料層)で覆うようにすることは当業者が必要に応じて容易に想到し得たことと認められる。 相違点▲2▼について、 本願第1発明における第2のドーパント導入工程において基板はドーパント物質に露出されているのであるから、第1のドーパント物質導入工程と同様に第2のスペーサで覆われていない基板にドーパント物質が高濃度に、深く導入されることは明らかである。そうすると、本願第1発明においても第2のドーパント導入工程の実行のみで第2のスペーサで覆われていない基板にドーパント物質が高濃度に導入された、深い接合を、そして第2のスペーサで覆われた基板にドーパント物質が低濃度に導入された、浅い接合を形成することが可能であり、第1のドーパント導入工程は必ずしも必要であるとはいえず、また本願第1発明において第1のドーパント導入工程を採用した格別の意義も認められない。よって、上記引用例の発明において第1のスペーサ除去工程前に第1のドーパント導入工程を実行することは当業者が必要に応じて容易に想到し得たことと認められる。 なお、本願発明は、その作用効果においても格別顕著であるとは認められない。 (むすび) 本願第1発明は、上記引用例に記載された発明に基づいて当業者が容易に発明をすることできたものであるから、特許法第29条第2項の規定により特許を受けることができない。そうである以上、他の発明を検討するまでもなく、本願は拒絶されるべきである。 よって、結論のとおり審決する。 |
| 審理終結日 | 1998-01-16 |
| 結審通知日 | 1998-02-10 |
| 審決日 | 1998-03-02 |
| 出願番号 | 特願平2-276566 |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 岡 和久、瀧内 健夫、真鍋 潔 |
| 特許庁審判長 |
今野 朗 |
| 特許庁審判官 |
河口 雅英 小野田 誠 |
| 発明の名称 | ゲートスペーサを有するFET |
| 代理人 | 岡部 正夫 |
| 代理人 | 加藤 伸晃 |
| 代理人 | 井上 義雄 |