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審決分類 審判 全部申し立て 2項進歩性  H01L
管理番号 1016348
異議申立番号 異議1998-73712  
総通号数 12 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 1995-12-08 
種別 異議の決定 
異議申立日 1998-07-27 
確定日 2000-04-17 
異議申立件数 1 
訂正明細書 有 
事件の表示 特許第2706626号「半導体デバイス」の特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 訂正を認める。 特許第2706626号の特許請求の範囲第1、8、10、15、20項に記載された発明についての特許を維持する。 
理由 [1]手続の経緯
本件特許第2706626号(昭和60年6月5日出願(特願昭60-122365の分割:パリ条約による優先権主張1984年6月6日、米国)、平成9年10月9日設定登録)は、その後、木村和夫より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成11年9月6日に意見書が提出され、さらに、平成12年2月3日付けで取消理由通知の手交がなされ、同日付けで訂正請求がなされたものである。

[2]訂正の適否
(1)訂正事項
1)特許請求の範囲の請求項1において、「半導体デバイス用保護装置」を「半導体デバイス用静電放電保護装置」と訂正する。
2)同請求項8において、「半導体デバイス用保護装置」を「半導体デバイス用静電放電保護装置」と訂正する。
3)同請求項10において、「半導体デバイス保護機能」を「半導体デバイス静電放電保護機能」と訂正する。
4)同請求項15において、「半導体デバイス保護機能」を「半導体デバイス静電放電保護機能」と訂正する。
5)同請求項20において、「半導体デバイス保護機能」を「半導体デバイス静電放電保護機能」と訂正する。
(なお、本件特許に係る出願は、昭和60年6月5日に出願されたものであり、特許請求の範囲について、「第1〜24項」と記載すべきものであるが、上記のとおり、「請求項1〜24」と記載することとした。)

(2)訂正の目的の適否、新規事項の有無及び拡張・変更の存否
1)上記訂正事項1)、2)については、訂正前の「半導体デバイス用保護装置」では、何に対して半導体デバイスを保護する装置なのか明確ではなかったので、静電放電に対して半導体デバイスを保護する装置であることが開示されている発明の詳細な説明の記載を取り込んだものであり、特許請求の範囲の減縮及び明りょうでない記載の釈明に該当する。
2)上記訂正事項3)〜5)については、訂正前の「半導体デバイス保護機能」では、何に対して半導体デバイスを保護する機能なのか明確でなかったので、静電放電に対して半導体デバイスを保護する機能であることが開示されている発明の詳細な説明の記載を取り込んだものであり、特許請求の範囲の減縮及び明りょうでない記載の釈明に該当する。
そして、上記訂正事項1)〜5)は、いずれも願書に添付した明細書又は図面に記載した事項の範囲内であり、実質上特許請求の範囲を拡張、変更するものではない。

(3)独立特許要件
1)本件発明
訂正明細書の特許請求の範囲の請求項1に記載の発明(以下、請求項1〜7をまとめて「本件発明1」という。)、請求項8に記載の発明(以下、請求項8、9をまとめて「本件発明2」という。)、請求項10に記載の発明(以下、請求項10〜14をまとめて「本件発明3」という。)、請求項15に記載の発明(以下、請求項15〜19をまとめて「本件発明4」という。)及び請求項20に記載の発明(以下、請求項20〜24をまとめて「本件発明5」という。)は、その特許請求の範囲の請求項1〜24に記載された次のとおりのものである。
「【請求項1】半導体デバイス用静電放電保護装置を含む半導体デバイスであって、前記半導体デバイス用静電放電保護装置が、
(a)第1の導電タイプの基板に形成された第2の導電タイプのソースまたはドレイン領域を規定する第1ドープ領域と、
(b)前記基板に形成された前記第2の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第2ドープ領域と、
(c)前記第1ドープ領域と前記第2ドープ領域とのソース-ドレイン領域間にあって、前記第1および第2ドープ領域間を流れる電流の通路となり、前記第1ドープ領域と前記第2ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
(d)前記第1ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に配され、前記電流通路から前記電流通路の前記長さの少なくとも2倍離され、前記第1ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項2】前記接触部は、金属-シリコン接触部であることを特徴とする請求項1に記載の半導体デバイス。
【請求項3】前記金属-シリコン接触部は、アルミニウム-シリコン接触部であることを特徴とする請求項2に記載の半導体デバイス。
【請求項4】前記接触部が、前記電流通路の幅方向に平行な複数の離間された金属-シリコン接触領域を含むことを特徴とする請求項1乃至3いずれかに記載の半導体デバイス。
【請求項5】前記第1の導電タイプはP型であり、前記第2の導電タイプはN型であることを特徴とする請求項1乃至4いずれかに記載の半導体デバイス。
【請求項6】前記第1ドープ領域は半導体デバイスの内部回路と拡散層を介して電気的に結合されることを特徴とする請求項1乃至5いずれかに記載の半導体デバイス。
【請求項7】前記電流通路の幅が、前記電流通路の長さの少なくとも25倍であることを特徴とする請求項1乃至6いずれかに記載の半導体デバイス。
【請求項8】半導体デバイス用静電放電保護装置を含む半導体デバイスであって、前記半導体デバイス用静電放電保護装置が、
(a)第1の導電タイプの基板に形成された第2の導電タイプのソースまたはドレイン領域を規定する第1ドープ領域と、
(b)前記基板に形成された前記第2の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第2ドープ領域と、
(c)前記第1ドープ領域と前記第2ドープ領域とのソースードレイン領域間にあって、前記第1および第2ドープ領域間を流れる電流の通路となり、前記第1ドープ領域と前記第2ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
(d)前記第1ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記電流通路から前記電流通路の前記長さの少なくとも2倍離され、前記第1ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する、第1の接触部と、
(e)前記第2ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記第2ドープ領域と前記基準電位間の電気的な結合を提供する、前記第2の接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項9】前記電流通路はセグメント化され、前記第1ドープ領域と前記第2ドープ領域が交互櫛形結線構造とされていることを特徴とする請求項8に記載の半導体デバイス。
【請求項10】シリコンチップ上の半導体デバイスであって、
(a)複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域,ドレイン領域,および該ソース領域と該ドレイン領域との間にあるソース-ドレイン間通路となる領域を含み、前記ドレイン領域が前記ソース-ドレイン間通路となる領域から設計距離だけ離れた金属-シリコン接触部を有する、前記複数のトランジスタと、
(b)前記シリコンチップの上方にある金属ボンディングパッドと、
(c)前記シリコンチップの表面に形成された出力トランジスタであって、該出力トランジスタが、前記金属ボンディングパッドを電圧供給導体に結合するソース-ドレイン間通路,前記電圧供給導体に結合されたソース領域,および前記ソース-ドレイン間通路の幅の実質的な部分において該幅に平行に配された金属-シリコン接触部で前記金属ボンディングパッドと結合されたドレイン領域を含み、前記平行に配された金属-シリコン接触部が前記ドレイン領域とのすべての接触を含み、前記ソース-ドレイン間通路の幅が前記ソース-ドレイン間通路の長さよりも数倍も大きく、該ソース-ドレイン間通路と前記平行に配された金属-シリコン接触部との間の前記表面に沿った最小間隔が前記設計距離よりも実質的に大きく、該最小間隔が前記ソース-ドレイン間通路の長さの少なくとも2倍である、半導体デバイス静電放電保護機能を有する前記出力トランジスタと、
を備えたことを特徴とする半導体デバイス。
【請求項11】前記平行に配された金属-シリコン接触部が、複数の金属-シリコン接触部と、該複数の金属-シリコン接触部の間の領域とを含むことを特徴とする請求項10に記載の半導体デバイス。
【請求項12】前記ソース-ドレイン間通路がセグメント化されており、前記ソース領域および前記ドレイン領域が交互櫛型構造とされていることを特徴とする請求項10または11に記載の半導体デバイス。
【請求項13】前記設計距離よりも実質的に大きい量が少なくとも2倍であることを特徴とする請求項10乃至12いずれかに記載の半導体デバイス。
【請求項14】前記数倍が少なくとも25倍であることを特徴とする請求項10乃至13いずれかに記載の半導体デバイス。
【請求項15】シリコンチップ上の半導体デバイスであって、
(a)複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域,ドレイン領域,および該ソース領域と該ドレイン領域との間にあるソース-ドレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース-ドレイン間通路となる領域から設計距離だけ離れた第1の金属-シリコン接触部を有する、前記複数のトランジスタと、
(b)前記シリコンチップの上方にある金属ボンディングパッドと、
(c)前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス静電放電保護機能を有し、
1)前記シリコンチップ内の第1のN型拡散領域と、
2)前記シリコンチップ内の第2のN型拡散領域であって、前記第1のN型拡散領域から離れた前記第2のN型拡散領域と、
3)前記シリコンチップ内の前記第1のN型拡散領域と前記第2のN型拡散領域との間に形成された、該第1のN型拡散領域を該第2のN型拡散領域に結合するP型領域からなるソース-ドレイン間通路であって,長さよりも幅が数倍大きい前記ソース-ドレイン間通路と、
4)前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第1のN型拡散領域に結合するすべての接触部を含む第2の金属-シリコン接触部であって、
5)少なくとも前記ソース-ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけかつ前記ソース-ドレイン間通路の長さの少なくとも2倍ほど前記ソース-ドレイン間通路から最小限離れている前記第2の金属-シリコン接触部と、
6)前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第2のN型拡散領域に結合する第3の金属-シリコン接触部であって、前記ソース-ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第3の金属-シリコン接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項16】前記第1乃至第3の金属-シリコン接触部がそれぞれ、複数の金属-シリコン接触部と該複数の金属-シリコン接触部の間の領域とを含むことを特徴とする請求項15に記載の半導体デバイス。
【請求項17】前記ソース-ドレイン間通路がセグメント化されており、前記第1および第2のN型拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項15または16に記載の半導体デバイス。
【請求項18】前記設計距離よりも実質的に大きい量が少なくとも2倍であることを特徴とする請求項15乃至17いずれかに記載の半導体デバイス。
【請求項19】前記数倍が少なくとも25倍であることを特徴とする請求項15乃至18いずれかに記載の半導体デバイス。
【請求項20】シリコンチップ上の半導体デバイスであって、
(a)複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域,ドレイン領域,および該ソース領域と該ドレイン領域との間にあるソース-ドレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース-ドレイン間通路となる領域から設計距離だけ離れた第1の金属-シリコン接触部を有する、前記複数のトランジスタと、
(b)前記シリコンチップの上方にある金属ボンディングパッドと、
(c)前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス静電放電保護機能を有し、
1)前記シリコンチップ内の第1の拡散領域と、
2)前記シリコンチップ内の第2の拡散領域であって、前記第1の拡散領域から離れた前記第2の拡散領域と、
3)ポリシリコンゲートで覆われた、前記シリコンチップ内の前記第1の拡散領域と前記第2の拡散領域との間に形成された、該第1の拡散領域を該第2の拡散領域に結合するP型領域からなるソース-ドレイン間通路であって、長さよりも幅が少なくとも25倍大きい前記ソース-ドレイン間通路と、
4)前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第1の拡散領域に結合するすべての接触部を含む第2の金属-シリコン接触部であって、
5)少なくとも前記ソース-ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけおよび前記ソース-ドレイン間通路の長さの少なくとも2倍ほど前記ソース-ドレイン間通路から最小限離れている前記第2の金属-シリコン接触部と、
6)前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第2の拡散領域に結合する第3の金属-シリコン接触部であって、前記ソース-ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第3の金属-シリコン接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項21】前記ソース-ドレイン間通路が、前記金属ボンディングパッドに与えられる電圧により、前記出力トランジスタがブレークダウンすることにより形成されることを特徴とする請求項20に記載の半導体デバイス。
【請求項22】前記第1乃至第3の金属-シリコン接触部がそれぞれ、複数の金属-シリコン接触部と該複数の金属-シリコン接触部の間の領域とを含むことを特徴とする請求項20または21に記載の半導体デバイス。
【請求項23】前記ソース-ドレイン間通路がセグメント化されており、前記第1および第2の拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項20乃至22いずれかに記載の半導体デバイス。
【請求項24】前記設計距離よりも実質的に大きい量が少なくとも2倍であることを特徴とする請求項20乃至23いずれかに記載の半導体デバイス。」
2)引用刊行物
(a)刊行物1
訂正前の請求項1に記載の発明(以下、請求項1〜7をまとめて「訂正前発明1」という。この訂正前発明1は本件発明1に対応する。)、同請求項8に記載の発明(以下、請求項8、9をまとめて「訂正前発明2」という。この訂正前発明2は本件発明2に対応する。)及び同請求項10に記載の発明(以下、請求項10〜14をまとめて「訂正前発明3」という。この訂正前発明3は本件発明3に対応する。)に対し、当審が平成11年2月22日付けで通知した取消理由で引用した刊行物1(特開昭55-62772号公報:甲第5号証)には、特にMOSトランジスタのソース、ドレイン間、ソースまたはドレインと基板間の短絡事故を防止するととともに、MOSIC内での専有面積を低減して集積度を高めるようにした半導体装置に関する発明が、第1、2図とともに記載され、さらに、
「電界効果型半導体装置では、配線金属(通常Al)とソースまたはドレイン領域との各接続個所(ソース、ドレインコンタクト)に大電流が流れるとき、配線金属が電流の向きに移動(マイグレーション)して半導体装置に有害な短絡を生ずることがある。」(第1頁右欄第9〜14行)、
「上記構造のMOSトランジスタが例えば大電力を扱う出力段等で用いられることを考えると、その導通状態でドレイン3からソース2へ向けて大電流が流れる。そして、拡散層2、3、チャネル10、特にこれらの接合部分の発熱で温度が上昇し、接続個所12では配線金属5のアルミニウム原子が電流の向きに移動し、ドレイン3とソース2或いは基板1との間を短絡することがある。電流の流れる方向が逆であれば、ソース2とドレイン3或いは基板1との間が短絡される。
配線金属4、5を電流の向きに移動させる原因である発熱が、拡散層2、3とチャネル10との接触部分で著しく、接触抵抗の低い拡散層2、3、それらと電極配線との接続部では著しくないことに着目して、従来は第2図に示すように、電極窓12をゲート6から離して設ける(電流方向によっては窓11を離す、勿論これらの両窓を離してもよい)ことにより、拡散層3と配線金属5の接続個所12の温度上昇延いては配線金属の移動、短絡発生を防止していた。しかしながら、第2図のようにしてMOSFETの短絡を防止すると、拡散層2、3を横方向に、つまりチャネル10の長さ方向に広げる必要があり、MOSICを形成する各MOSFETの専有面積が大となって高密度化の妨げとなる欠点がある。」(第2頁左上欄第4行〜右上欄第8行)
が、それぞれ記載されている。
(b)刊行物2
同じく引用した刊行物2(特開昭56-167358号公報:甲第2号証)には、集積回路への入力の保護装置に関する発明が第1A、1B図及び第3A図とともに開示され、さらに、
「第1A図および第1B図はMOS集積回路に用いられるある典型的な入力保護装置を概略的に示す。・・・これらの図面において、装置の入力保護回路およびコンタクトパッドを除く本来の集積回路は第IA図および第IB図において点線51の右側の領域として記号的に示される。静電気の漂遊電荷が外部からコンタクトパッド10を介して導入されると、MOSトランジスタ12および抵抗-ダイオード11はトランジスタ15のゲートから電荷を脇へそらせ、トランジスタ15のゲート酸化物が焼き尽くされて役に立たなくさせられるような電圧の過剰な増大を回避する。
・・・パッド10は金属ライン21および抵抗-ダイオード11を介してトランジスタ15のゲートへ接続される。抵抗-ダイオード11はマスキングおよび拡散のような当該技術分野において周知のプロセスによって他の導電形式の半導体サブストレートに形成されるある導電形式からなる導電領域によって簡単に形成される。(第3頁右上欄第2行〜左下欄第13行)、
「第3B図はこの発明による入力保護MOSトランジスタ12の上面図を示す。トランジスタ12は第1B図の回路に従ってレイアウトされている。ドレイン領域42は導通領域13の一部を形成し、かつソース領域43はコンタクト46を介して接地ライン44へ接続される。金属ゲート41はドレイン領域42とソース領域43との間のチャネル領域の上に横たわり、かつコンタクト40を介して導電領域13へ接続される。接地ライン44およびゲート41はサブストレート24の上に横たわり、かつそれぞれコンタクト46および40を除き絶縁層(図示せず)によってサブストレートの面から分離される。
コンタクト40はこの発明にしたがって丸められている。先行技術のコンタクト46は新しいコンタクト40に対する相違を図解するため鋭くとがった端縁をもって残されている。丸くされたコンタクト40は金属ゲートと導電領域13との間の有害な放電を回避するのに有益である。」(第4頁右下欄第11行〜第5頁左上欄第9行)
が、それぞれ記載されている。
(c)刊行物3
同じく引用した刊行物3(特開昭56-100441号公報:甲第1号証)には、保護素子を有する半導体集積回路装置およびその製法に関する発明が、第1〜3図とともに開示され、さらに、
「第1図に示す保護素子を持つ第2図のMIS回路は、例えば第3図の平面図で示されるように設計される。第3図において、実線で示された部分はアルミニウム配線層あるいは電極、点線で示された部分は多結晶シリコン層、一点鎖線で示された部分は基板とその導電型と反対の導電型によって構成された半導体領域との間のｐn接合である。aは多結晶シリコンとアルミニウム配線層とのコンタクト部分であり、bは基板内に形成された半導体領域とアルミニウム配線層とのコンタクト部分である。bで示されたように半導体領域とアルミニウム配線層とのコンタクトは一つのコンタクト部分としないで複数個(図面では3個)分離して行われている。これは、オーミック接触のために一つの大きなコンタクト面積を形成した場合にPSG膜(第1図で示された番号9)のサイドエッチが進行し、コンタクト窓が大きくなることを防止している。つまり、深いｐn接合を有する半導体領域に適したコンタクト手段である。」(第4頁左上欄第1〜9行)、
が記載されている。
(d)刊行物4
同じく引用した刊行物4(ELECTRICAL OVERSTRESS/ELECTROSTATIC DISCHARGE SYMPOSIUM PROCEEDINGS 1980 EOS-2 ｐ.72、ｐ.97:甲第6号証)には、第72頁の第6b図に、ソース-ドレイン領域が交互櫛形結線構造になっているものが開示され、また、第97頁の第6図に、ボンドパッドと拡散領域との接触部が電流通路の幅方向に平行な複数の離間された接触領域を含んでいるものが開示されている。
3)対比・判断
(a)本件発明1について
本件発明1と主引用刊行物である上記刊行物1に記載の発明とを対比すると、本件発明1の半導体導体デバイス用静電保護装置は、静電放電に対する保護を目的とするものであるのに対し、刊行物1に記載の発明は、電界効果型半導体装置(例として、大電力を扱う出力段が挙げられている。)において、ソース領域とドレイン領域との接続個所に大電流が流れるとき、配線金属が電流の向きに移動(マイグレーション)して有害な短絡を生ずることを防止するためのものであって、本件発明1とは保護する対象が相違する。
また、本件発明1は、第1ドープ領域と接触し、幅を規定する電流通路の実質的な部分において電流通路の幅方向に平行に配され、電流通路から電流通路の長さの少なくとも2倍離され、第1ドープ領域と金属ボンデイングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する接触部を備えたものであるのに対し、刊行物1に記載のものは、ドレイン3(本件発明1の「第1ドープ領域」に相当する。)上に設けられた電極窓12(本件発明1の「接触部」に相当する。)をゲート6から離して設けることにより、配線金属の移動、短絡発生を防止するものであって、第2図には、電極窓12をゲート6からチャネル10(本件発明1の「電流通路」に相当する。)の長さより2倍以上離した構成が記載されているものの、発明の詳細な説明には、上記構成については何らの説明もないし、また、本件発明1のように、電極窓12の幅が、チャネル10の幅方向に平行に配されていることも明らかではない。
さらに、刊行物2の第1A、3B図には、静電気に対する入力保護装置におけるコンタクトパッド10に接続した入力保護MOSトランジスタ12の構成として、ドレイン領域42(本件発明1の「第1ドープ領域」に相当する。)と接触し、チャネル領域(本件発明1の「電流通路」に相当する。)の幅方向に平行に配されたコンタクト40(本件発明1の「接触部」に相当する。)が記載されているものの、刊行物1に記載の装置を、刊行物2に記載の静電気に対する入力保護装置に適用したとしても、刊行物1に記載の電極窓12を、刊行物2に記載のドレイン領域42と接触するコンタクト40のように、チャネル10の幅方向に平行に配されるようにする動機付けは何ら存在しないから、該電極窓12をチャネル10の幅方向に平行に配されるようにすることは容易に設計変更できるものではないし、適宜になし得ることでもない。
しかも、刊行物2を主引用刊行物とした場合であっても、刊行物2に記載のコンタクト40を、チャネル領域からチャネル領域の長さの少なくとも2倍離すようにする点については何らの記載も示唆も認められないから、この点について、保護する対象が異なる上記刊行物1に記載の半導体装置を容易に採用することはできない。
以上を勘案すると、刊行物3に、保護素子を有する半導体集積回路装置において、半導体領域とアルミニウム配線層とのコンタクトを複数個分離して行うことが開示され、また、刊行物4に、交互櫛形結線構造のソース-ドレイン領域が、また、ボンドパッドと拡散領域との接触部が複数個の接触領域を含むことが、それぞれ開示されているにしても、本件発明1は、刊行物1〜4に記載のものから容易に想到することはできない。
(b)本件発明2について
本件発明2は、本件発明1の構成をさらに限定して、第1のドープ領域と接触し、電流通路の幅方向に離間して配された複数の接触領域を含む第1の接触部と、第2のドープ領域と接触し、電流通路の幅方向に離間して配された複数の接触領域を含み、第2ドープ領域と基準電位間の電気的な結合を提供する第2の接触部とを備えた半導体デバイスとしたものであり、刊行物3、4に、本件発明2の、ドープ領域と接触し電流通路の幅方向に離間して配された複数の接触領域に相当するものが記載されているにしても、本件発明1と同じ上記理由により、本件発明2は刊行物1〜4に記載のものから容易に想到することはできない。
(c)本件発明3について
本件発明3は、ソース領域、ドレイン領域、ソース-ドレイン間通路となる領域を含み、ドレイン領域が金属-シリコン接触部を有する複数のトランジスタ、金属ボンデイングパッド及び出力トランジスタを備え、さらに、出力トランジスタが金属ボンデイングパッドと結合されたドレイン領域を含み、出力トランジスタのソース-ドレイン通路の幅がソース-ドレイン間通路の長さよりも数倍大きく、ソース-ドレイン間通路と平行に配された金属-シリコン接触部との間の表面に沿った最小間隔が設計距離よりも実質的に大きく、最小間隔がソース-ドレイン間通路の長さの少なくとも2倍である、半導体デバイス保護機能を有する出力トランジスタを備えた半導体デバイスである。
これに対し、刊行物1に記載のものは、大電力を扱う出力段等で用いられるものの静電放電保護機能を有するものではないし、刊行物2、3、4に記載のものは、集積回路の入力側における静電保護装置であり、本件発明3のように、複数のトランジスタとともに、ボンデイングパッドと結合した、半導体デバイス静電保護機能を有する出力トランジスタを備えた構成とすることは、当業者が容易に想到することはできない。
(d)本件発明4、5について
本件発明4は、本件発明3をさらに限定して、ドレイン領域が第1の金属-シリコン接触部を有する複数のトランジスタと、第1、2のN型拡散領域と、P型領域からなるソース-ドレイン間通路と、金属ボンデイングパッドを第1のN型拡散領域に結合する第2の金属-シリコン接触部と、電圧供給端子を第2のN型拡散領域に結合する第3の金属-シリコン接触部とを備えた半導体デバイスとしたものであり、また、本件発明5は、本件発明4の第1、2のN型拡散領域を第1、2の拡散領域とするとともに、ポリシリコンゲートで覆われた、P型領域からなるソース-ドレイン間通路を、長さよりも幅が少なくとも25倍大きいとしたものであって、それぞれ本件発明3と同じ上記理由により、本件発明4、5は刊行物1〜4に記載のものから容易に想到することはできない。
そして、本件発明1〜5は、入力あるいは出力保護対象であるMOS等の半導体デバイスに対して、大きな瞬時電流スパイクを僅少の順方向電圧降下で導通させることができるようにし、静電放電に対する保護レベルを従来の約3000ボルトに対して少なくとも2倍あるいは3倍にまで向上させることができるという明細書に記載の顕著な効果を奏するものである。
したがって、本件発明1〜5は、上記刊行物1〜4に記載の発明に基づいて当業者が容易に発明をすることができたものではない。

(5)むすび
以上のとおりであるから、上記訂正請求は、特許法第120条の4第2項の規定、及び同条の4第3項で準用する同法第126条第2〜4項の規定にそれぞれ適合するので、当該訂正を認める。

[3]特許異議の申立て
(1)異議申立ての理由の概要
特許異議申立人木村和夫は、訂正前発明1〜5(本件発明1〜5に対応する。)は、甲第1〜7号証に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものであり、同法第113条第1項第2号の規定により取り消すべき旨主張している。

(2)甲第1〜7号証に記載の発明
1)甲第1、2、5、6号証に記載の発明は、それぞれ上記[2](3)2)において示した刊行物3、2、1、4に記載の発明に対応する。
2)甲第3号証(ELECTRICAAL OVERSTRESS/ELEC TROSTATIC DISCHARGE SYMPOSIUM PROCEEDINGS 1983 EOS-5 ｐｐ.181一184)には、Fig.1、Fig.2、Fig.6に、入力パッドが抵抗器を介在させずに、直接、保護素子であるMOSトランジスタに接続された保護回路が開示されている。
3)甲第4号証(ELECTRICAL OVERSTRESS/ELECTROSTATIC DISCHARGE SYMPOSIUM PROCEEDINGS I979 EOS-l ｐｐ.62-63)には、入力パッドが直接保護素子であるダイオード(D3)に接続された保護回路が開示され、第62頁のFig.5には、入力パッド(INPUT)が直接ダイオード(D3)に接続している構成の記載がある。
4)甲第7号証(特開昭57-211248号公報)には、第3C図に、出力用ボンデイングパッドがMOSトランジスタの交互櫛形構造のソース、ドレイン領域とアルミニウム配線により接続している構造が開示されている。

(3)対比・判断
本件発明1〜5と甲第1〜7号証に記載の発明とを対比すると、甲第3、4号証に、ボンデイングパッドとMOSトランジスタ、ダイオードとを、直接、接続することが開示され、甲第7号証に、ボンデイングパッドと交互櫛形構造のソース、ドレイン領域が接続している構造が開示されているにしても、本件発明1〜5は、上記[2](3)3)に示した理由により、甲第1〜7号証に記載のものから容易に想到することはできない。

(4)むすび
以上のとおりであるから、特許異議の申立ての理由及び証拠によっては本件発明1〜5の特許を取り消すことはできない。
また、他に本件発明1〜5の特許を取り消すべき理由を発見しない。
よって、結論のとおり決定する。
 
発明の名称 (54)【発明の名称】
半導体デバイス
(57)【特許請求の範囲】
【請求項1】 半導体デバイス用静電放電保護装置を含む半導体デバイスであって、前記半導体デバイス用静電放電保護装置が、
(a)第1の導電タイプの基板に形成された第2の導電タイプのソースまたはドレイン領域を規定する第1ドープ領域と、
(b)前記基板に形成された前記第2の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第2ドープ領域と、
(c)前記第1ドープ領域と前記第2ドープ領域とのソース-ドレイン領域間にあって、前記第1および第2ドープ領域間を流れる電流の通路となり、前記第1ドープ領域と前記第2ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
(d)前記第1ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に配され、前記電流通路から前記電流通路の前記長さの少なくとも2倍離され、前記第1ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項2】 前記接触部は、金属-シリコン接触部であることを特徴とする請求項1に記載の半導体デバイス。
【請求項3】 前記金属-シリコン接触部は、アルミニウム-シリコン接触部であることを特徴とする請求項2に記載の半導体デバイス。
【請求項4】 前記接触部が、前記電流通路の幅方向に平行な複数の離間された金属-シリコン接触領域を含むことを特徴とする請求項1乃至3いずれかに記載の半導体デバイス。
【請求項5】 前記第1の導電タイプはP型であり、前記第2の導電タイプはN型であることを特徴とする請求項1乃至4いずれかに記載の半導体デバイス
【請求項6】 前記第1ドープ領域は半導体デバイスの内部回路と拡散層を介して電気的に結合されることを特徴とする請求項1乃至5いずれかに記載の半導体デバイス。
【請求項7】 前記電流通路の幅が、前記電流通路の長さの少なくとも25倍であることを特徴とする請求項1乃至6いずれかに記載の半導体デバイス。
【請求項8】 半導体デバイス用静電放電保護装置を含む半導体デバイスであって、前記半導体デバイス用静電放電保護装置が、
(a)第1の導電タイプの基板に形成された第2の導電タイプのソースまたはドレイン領域を規定する第1ドープ領域と、
(b)前記基板に形成された前記第2の導電タイプの領域であって、基準電位に接続されるドレインまたはソース領域を規定する第2ドープ領域と、
(c)前記第1ドープ領域と前記第2ドープ領域とのソース-ドレイン領域間にあって、前記第1および第2ドープ領域間を流れる電流の通路となり、前記第1ドープ領域と前記第2ドープ領域との間隔で規定される長さと、該長さとほぼ垂直方向の幅とを持つ、電流通路と、
(d)前記第1ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記電流通路から前記電流通路の前記長さの少なくとも2倍離され、前記第1ドープ領域と金属ボンディングパッド間に実質的な抵抗値をもつ抵抗器を介在させずに電気的な結合を提供する、第1の接触部と、
(e)前記第2ドープ領域と接触し、前記幅を規定する前記電流通路の実質的な部分において前記電流通路の幅方向に平行に離間して配された複数の接触領域を含み、前記第2ドープ領域と前記基準電位間の電気的な結合を提供する、前記第2の接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項9】 前記電流通路はセグメント化され、前記第1ドープ領域と前記第2ドープ領域が交互櫛形結線構造とされていることを特徴とする請求項8に記載の半導体デバイス。
【請求項10】 シリコンチップ上の半導体デバイスであって、
(a)複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域,ドレイン領域,および該ソース領域と該ドレイン領域との間にあるソース-ドレイン間通路となる領域を含み、前記ドレイン領域が前記ソース-ドレイン間通路となる領域から設計距離だけ離れた金属-シリコン接触部を有する、前記複数のトランジスタと、
(b)前記シリコンチップの上方にある金属ボンディングパッドと、
(c)前記シリコンチップの表面に形成された出力トランジスタであって、該出力トランジスタが、前記金属ボンディングパッドを電圧供給導体に結合するソース-ドレイン間通路,前記電圧供給導体に結合されたソース領域,および前記ソース-ドレイン間通路の幅の実質的な部分において該幅に平行に配された金属-シリコン接触部で前記金属ボンディングパッドと結合されたドレイン領域を含み、前記平行に配された金属-シリコン接触部が前記ドレイン領域とのすべての接触を含み、前記ソース-ドレイン間通路の幅が前記ソース-ドレイン間通路の長さよりも数倍も大きく、該ソース-ドレイン間通路と前記平行に配された金属-シリコン接触部との間の前記表面に沿った最小間隔が前記設計距離よりも実質的に大きく、該最小間隔が前記ソース-ドレイン間通路の長さの少なくとも2倍である、半導体デバイス静電放電保護機能を有する前記出力トランジスタと、
を備えたことを特徴とする半導体デバイス。
【請求項11】 前記平行に配された金属-シリコン接触部が、複数の金属-シリコン接触部と、該複数の金属-シリコン接触部の間の領域とを含むことを特徴とする請求項10に記載の半導体デバイス。
【請求項12】 前記ソース-ドレイン間通路がセグメント化されており、前記ソース領域および前記ドレイン領域が交互櫛型構造とされていることを特徴とする請求項10または11に記載の半導体デバイス。
【請求項13】 前記設計距離よりも実質的に大きい量が少なくとも2倍であることを特徴とする請求項10乃至12いずれかに記載の半導体デバイス。
【請求項14】 前記数倍が少なくとも25倍であることを特徴とする請求項10乃至13いずれかに記載の半導体デバイス。
【請求項15】 シリコンチップ上の半導体デバイスであって、
(a)複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域,ドレイン領域,および該ソース領域と該ドレイン領域との間にあるソースードレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース-ドレイン間通路となる領域から設計距離だけ離れた第1の金属-シリコン接触部を有する、前記複数のトランジスタと、
(b)前記シリコンチップの上方にある金属ボンディングパッドと、
(c)前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス静電放電保護機能を有し、
1)前記シリコンチップ内の第1のN型拡散領域と、
2)前記シリコンチップ内の第2のN型拡散領域であって、前記第1のN型拡散領域から離れた前記第2のN型拡散領域と、
3)前記シリコンチップ内の前記第1のN型拡散領域と前記第2のN型拡散領域との間に形成された、該第1のN型拡散領域を該第2のN型拡散領域に結合するP型領域からなるソース-ドレイン間通路であって、長さよりも幅が数倍大きい前記ソース-ドレイン間通路と、
4)前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第1のN型拡散領域に結合するすべての接触部を含む第2の金属-シリコン接触部であって、
5)少なくとも前記ソース-ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけかつ前記ソース-ドレイン間通路の長さの少なくとも2倍ほど前記ソース-ドレイン間通路から最小限離れている前記第2の金属-シリコン接触部と、
6)前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第2のN型拡散領域に結合する第3の金属-シリコン接触部であって、前記ソース-ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第3の金属-シリコン接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項16】 前記第1乃至第3の金属-シリコン接触部がそれぞれ、複数の金属-シリコン接触部と該複数の金属-シリコン接触部の間の領域とを含むことを特徴とする請求項15に記載の半導体デバイス。
【請求項17】 前記ソース-ドレイン間通路がセグメント化されており、前記第1および第2のN型拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項15または16に記載の半導体デバイス。
【請求項18】 前記設計距離よりも実質的に大きい量が少なくとも2倍であることを特徴とする請求項15乃至17いずれかに記載の半導体デバイス。
【請求項19】 前記数倍が少なくとも25倍であることを特徴とする請求項15乃至18いずれかに記載の半導体デバイス。
【請求項20】 シリコンチップ上の半導体デバイスであって、
(a)複数のトランジスタであって、該複数のトランジスタがそれぞれ、ソース領域,ドレイン領域,および該ソース領域と該ドレイン領域との間にあるソース-ドレイン間通路となる領域を含み、前記ドレイン領域が、前記ソース-ドレイン間通路となる領域から設計距離だけ離れた第1の金属-シリコン接触部を有する、前記複数のトランジスタと、
(b)前記シリコンチップの上方にある金属ボンディングパッドと、
(c)前記半導体デバイス用の出力トランジスタであって、該出力トランジスタは、半導体デバイス静電放電保護機能を有し、
1)前記シリコンチップ内の第1の拡散領域と、
2)前記シリコンチップ内の第2の拡散領域であって、前記第1の拡散領域から離れた前記第2の拡散領域と、
3)ポリシリコンゲートで覆われた、前記シリコンチップ内の前記第1の拡散領域と前記第2の拡散領域との間に形成された、該第1の拡散領域を該第2の拡散領域に結合するP型領域からなるソース-ドレイン間通路であって、長さよりも幅が少なくとも25倍大きい前記ソース-ドレイン間通路と、
4)前記シリコンチップの表面にあって、前記金属ボンディングパッドを前記第1の拡散領域に結合するすべての接触部を含む第2の金属-シリコン接触部であって、
5)少なくとも前記ソース-ドレイン間通路の幅の実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配され、前記設計距離よりも実質的に大きい量だけおよび前記ソース-ドレイン間通路の長さの少なくとも2倍ほど前記ソース-ドレイン間通路から最小限離れている前記第2の金属-シリコン接触部と、
6)前記シリコンチップの電圧供給端子に結合された、該電圧供給端子を前記第2の拡散領域に結合する第3の金属-シリコン接触部であって、前記ソース-ドレイン間通路の幅の少なくとも実質的な部分において該幅に平行に前記シリコンチップの表面に沿って配される前記第3の金属-シリコン接触部と、
を備えたことを特徴とする半導体デバイス。
【請求項21】 前記ソース-ドレイン間通路が、前記金属ボンディングパッドに与えられる電圧により、前記出力トランジスタがブレークダウンすることにより形成されることを特徴とする請求項20に記載の半導体デバイス。
【請求項22】 前記第1乃至第3の金属-シリコン接触部がそれぞれ、複数の金属-シリコン接触部と該複数の金属-シリコン接触部の間の領域とを含むことを特徴とする請求項20または21に記載の半導体デバイス。
【請求項23】 前記ソース-ドレイン間通路がセグメント化されており、前記第1および第2の拡散領域が交互櫛型構造とされたドレイン領域およびソース領域であることを特徴とする請求項20乃至22いずれかに記載の半導体デバイス。
【請求項24】 前記設計距離よりも実質的に大きい量が少なくとも2倍であることを特徴とする請求項20乃至23いずれかに記載の半導体デバイス。
【発明の詳細な説明】
【0001】
【産業上の利用分野】
本発明は半導体デバイス、特に半導体デバイスの入出力端子用の静電放電保護装置に関するものである。
【0002】
【従来の技術】
MOSデバイスはすべてその入力および出力パッドの部分に、静電放電による内部回路の破損防止用保護回路が設けてある。この種の保護回路が耐え得る電圧レベルは、通常約3000ボルトであるが、MOSデバイスは、この程度の保護レベルであっても、通常の取扱い中に破損をきたすことがある。
【0003】
【目的】
本発明は上記の問題を解決するためになされたもので、その主たる目的はMOS集積回路の静電放電に対する、改良された保護装置を提供することにある。本発明の他の目的は、3000ボルト以上の静電放電、好ましくは8000から10000ボルトの静電放電まで耐えられるようなMOSデバイスの入出力保護装置を提供することにある。
【0004】
【発明の概要】
この発明は上記目的を達成するためになされたものであり、その構成は次の通りである。即ち、第1の導電タイプの基板に形成された第2の導電タイプの第1ドープ領域と、基板に形成された第2の導電タイプの第2ドープ領域と、この第2ドープ領域は基準電位に接続されるとともに第1ドープ領域から離れていて両者の間に電流通路が形成される、この電流通路は第1と第2のドープ領域の間隔で規定されるその長さよりも実質的に大きい幅(W)を持つ、基板表面上の第1の絶縁層の上に形成された導電性接触パッドと、該パッドは接触部において第1ドープ領域と導電的に接続され、該接触部は、その幅を規定する電流通路の実質的な部分において、電流通路に平行に延ばされ、接触部は前記電流通路から該電流通路の前記長さの少なくとも2倍以上離される。
【0005】
【実施例】
以下、図面に示す実施例につき本発明を詳細に説明する。
【0006】
図1ないし図3に示すように、MOSデバイスの入力回路には金属ボンディングパッド10が設けてあり、この金属ボンディングパッド10は金属導体11によりトランジスタ13のドレイン12に接続されている。このトランジスタ13のゲート14はそのドレイン12と短絡され、またソース15はVｓｓライン16に接続されている。上記パッド10の電位がVｓｓに対して正のレベルとなって、このレベルが、Vｓｓレベルに対して+20または+25ボルト程度の酸化厚膜層スレッショルドレベルを越える値になると、トランジスタ13は2次ブレークダウンを起こして低インピーダンス状態となり、Vｓｓライン16と完全に導通する。一方、パッド10の電位がVｓｓに対して負のレベルになると、N+ドレイン領域12(図3)はフォーミングバイアスを受けた場合のダイオードとして働いて、Vｓｓライン16と完全に導通する。トランジスタ13のドレインノード12は、電気抵抗として機能する長いN+型通路部17の一端に接続されており、この抵抗体の他端は「フィールドプレートダイオード」として機能するMOSトランジスタ19のドレイン18に接続されている。トランジスタ19のソース20は金属一シリコン接触部21を介してVｓｓライン16に接続されており、またそのゲート22(本実施例では多結晶シリコンからなる)も接触部23を介してVｓｓライン16と接続されている。拡散抵抗としてのN+型通路部17およびフィールドプレートダイオードとしてのMOSトランジスタ19は、前記パッド10とチップの内部回路との間の絶縁段として機能するものである。ドレインノード18は、金属一シリコン接触部24によりチップの内部回路(たとえばアドレスバッファ回路等)に接続されている。前記MOSトランジスタ19は、そのポリシリコンゲート22の下部に通常の薄膜ゲート酸化物層を有し、一方トランジスタ13はゲート14の下部に厚膜フィールド酸化物層を有している。
【0007】
図1、図2、図3に示す保護回路の顕著な特徴は、トランジスタ13のチャンネル幅Wと、このチャンネルの端部25からドレイン12を金属導体11に結合する金属-シリコン接触部26に至る距離Aの設定にあることが見出された。この距離Aの設定が支配的である所以は、トランジスタ13のチャンネル領域で熱が発生し、この熱が上記チャンネル端部25からシリコンの表面に沿って金属接触部26に伝達され、該接触部を形成するアルミ材を溶融させてシリコンの溶融混合(アロイング)をきたすことにより、該アルミ層がシリコン層内に入り込んで、その接合面を短絡することがあるためである。この場合、シリコンはシリコン酸化物に較べてより良好な熱伝導体であるため、熱は接合部上方の金属部分へ垂直に伝播するよりもむしろ、シリコンチップの表面に沿って接触部26に伝達されることとなる。
【0008】
上記図1、図2、図3の入力保護回路は、パッド10に発生する。たとえば7000ないし8000ボルトの静電圧ビルドアップに耐えられるように構成されている。静電圧はピーク電流が非常に高くしかも持続時間の短いごく瞬時的な電流スパイクにより放電される。MOSデバイスの耐えうる静電圧は一般にわずか3000ボルト程度のものであるが、この程度の電圧は通常の取扱い中でも摩擦等により容易に発生するので、従来はこのような静電圧に起因する破損を防止するために、デバイスの端子をすべて接地するか、あるいはこれらを相互に短絡させておくなど、特別の予防措置を講ずることが必要であった。
【0009】
本発明によれば、トランジスタ13の前記チャンネル幅Wを少なくとも約5ないし6ミル(5×1/1000-6×1/1000インチ)すなわち、約0.127mm〜0.152mmに設定することにより、大きな瞬時電流スパイスを僅小の順方向電圧降下で導通させることができるようにする。また上記チャンネルの長さはこれを約3ミクロンとするが、この数値は支配的なものではなく、チャンネル長は通常の場合、個々のチップの設計に用いられる設計ルールに応じた標準的なトランジスタの場合と同じ程度の値としてもよい。ただし、このチャンネル長の、チャンネル幅Wに対する比率の好適な数値例は約25以上である。一方、チャンネル端部25から接触部26に至る上記距離Aは、上記チャンネル長よりも支配的である。すなわちこの距離Aは、通常の3ミクロン設計ルールによる場合には3ミクロン程度でよいところを、少なくとも約6ないし7ミクロン、好ましくは8ないし10ミクロンにこれを設定する。そして、この距離Aの、チャンネル長に対する比率の好適な数値例は約2以上である。したがって本実施例における該距離Aは、通常の場合の2ないし3倍の値となる。
【0010】
すなわち本発明によれば、このように距離Aを設定することにより、静電放電に対する保護レベルを従来の約3000ボルトに対して少なくとも2倍あるいは3倍まで向上させることが可能となるのである。他の欠陥メカニズムの生ずるような、9000〜10000ボルトまでは、許容静電放電レベルに対して該距離Aは一様に増加する関係にあり、またチャンネル幅Wと上記許容静電放電レベルとの間には一次の関数関係があることが確認された。
【0011】
なお、図1、図2、図3に示したデバイスは、例えばテキサスインスツルメンツ社を譲受人とする米国特許第4055444号に記載されているような、一般的なNチャンネルシリコンゲートMOSの製造工程を用いて製造することができる。
【0012】
本発明の概念は、図4、図5、図6に示すように、出力端子に対しても適用することが可能である。この場合、出力ボンディングパッド30は金属ライン31を介してトランジスタ33のドレイン32と接続され、このトランジスタ33のソース34はVｓｓライン35に接続されている。金属ライン31の高電圧側は、ドレイン38がVddライン39に接続されたトランジスタ37のソース36に接続されている。これら二つのトランジスタ33,37のゲート40,41は相補的な信号により駆動されてプシュプル出力動作を行なうものであり、該トランジスタ33,37は通常はこれを交互櫛型結線構造とすることによって、大電流容量においても均一な電流密度が得られるようにする。このようなトランジスタの構成の一部を図5および図6に示す。この例ではトランジスタ33,37のそれぞれのチャンネルの実効幅Wは、たとえば各セグメントについて400ミクロン以上とすることにより、これらのトランジスタが、静電放電により生じる相当の電流スパイクにも耐えられるようにすることができる。ただし、接触部42、43の領域においてアルミ層が溶融するという問題は依然として残るため、前記距離Aは前述のように一般に用いられる設定値よりも大きな値にこれを設定することにより、電流スパイクの持続時間中に、ゲート40ないし41の下のチャンネルで発生した熱がアルミ接触部42,43にまで及ばないようにする。
【0013】
以上本発明の実施例につき各種説明してきたが、本発明による装置はこれら実施例に限定されるものでなく、記載の実施例に適宜各種の追加ないし変更を加えてもよいことはいうまでもない。
【0014】
【発明の効果】
以上に述べたように、本発明による半導体デバイスの保護回路は、シリコンチップの表面に設けた金属入力パッド10とトランジスタ13,33とからなり、このトランジスタ13、33は厚膜ゲート酸化物層と、前記金属入力パッド10を電圧供給用の導体部11,31に接続するソース-ドレイン間通路部(チャンネル)と、金属ゲート14,40と、この金属ゲートおよび前記入力パッドに対して細長の接触領域26,42により接続されたドレイン領域12,32とする。前記ソース-ドレイン間通路部の幅はこれを該通路部の長さの少なくとも約25倍とするとともに、前記シリコンチップの表面に沿って前記ソース-ドレイン間通路部から前記接触領域26,42に至る距離を前記ソース-ドレイン間通路部の長さの少なくとも約2倍とすることにより、結果として入力あるいは出力保護対象たるMOS等の半導体デバイス19に対して、大きな瞬時電流スパイクを僅小の順方向電圧降下で導通させることができるようにし、静電放電に対する保護レベルを従来の約3000ボルトに対して少なくとも2倍あるいは3倍にまで向上させることができるという効果がある。
【図面の簡単な説明】
【図1】
本発明による保護回路の一実施例たる入力保護回路を示す概略図。
【図2】
図1の保護回路を有する半導体チップの一部を拡大して示す平面図。
【図3】
図2の3-3線に沿う断面図。
【図4】
本発明を出力保護回路に適用した場合の実施例を示す概略図。
【図5】
図4の保護回路を有する半導体チップの一部を拡大して示す平面図。
【図6】
図5の6-6線に沿う断面図。
【符号の説明】
10 入力パッド
11,16,31,35 金属導体部
12,18,32,38 ドレイン
13,19,33,37 トランジスタ
14,22,40,41 ゲート
15,20,34,36 ソース
21,23,26,42,43 接触部
30 出力パッド
 
訂正の要旨 (1)特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、特許請求の範囲の請求項1において、「半導体デバイス用保護装置」の記載を「半導体デバイス用静電放電保護装置」と訂正する。
(2)特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項8において、「半導体デバイス用保護装置」の記載を「半導体デバイス用静電放電保護装置」と訂正する。
(3)特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項10において、「半導体デバイス保護機能」の記載を「半導体デバイス静電放電保護機能」と訂正する。
(4)特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項15において、「半導体デバイス保護機能」の記載を「半導体デバイス静電放電保護機能」と訂正する。
(5)特許請求の範囲の減縮及び明りょうでない記載の釈明を目的として、同請求項20において、「半導体デバイス保護機能」の記載を「半導体デバイス静電放電保護機能」と訂正する。
異議決定日 2000-03-22 
出願番号 特願平6-241175
審決分類 P 1 651・ 121- YA (H01L)
最終処分 維持  
前審関与審査官 内野 春喜、今井 拓也  
特許庁審判長 関根 恒也
特許庁審判官 松本 悟
河口 雅英
登録日 1997-10-09 
登録番号 特許第2706626号(P2706626)
権利者 テキサス インスツルメンツ インコーポレイテツド
発明の名称 半導体デバイス  
代理人 浅村 皓  
代理人 浅村 肇  
代理人 林 鉐三  
代理人 浅村 皓  
代理人 林 鉐三  
代理人 浅村 肇  

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