異議の決定｜異議1998-75823 - 特許審決データベース

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審決分類	審判全部申し立て特29条の2 H01L 審判全部申し立て５項１、２号及び６項請求の範囲の記載不備 H01L 審判全部申し立て 2項進歩性 H01L 審判全部申し立て特36 条４項詳細な説明の記載不備 H01L
管理番号	1024057
異議申立番号	異議1998-75823
総通号数	15
発行国	日本国特許庁(JP)
公報種別	特許決定公報
発行日	1994-11-15
種別	異議の決定
異議申立日	1998-12-01
確定日	2000-07-03
分離された異議申立	有
異議申立件数	2
訂正明細書	有
事件の表示	特許第2760734号「縦方向導電性高出力MOSFET」の特許に対する特許異議の申立てについて、次のとおり決定する。
結論	訂正を認める。特許第2760734号の特許を維持する。
理由	一.手続の経緯本件特許第2760734号の発明は、昭和59年3月21日(優先権主張 1983年3月21日米国)に出願された特願昭59-54137号の一部を平成5年6月8日に新たな特許出願としたものであって、平成10年3月20日に設定登録され、その後、平成10年12月1日に三菱電機株式会社より、また同年同月同日に株式会社ディスクより特許異議申立がなされ(なお、株式会社ディスクは平成11年7月22日に特許異議申立を取り下げた。)、平成11年9月28日付で取消理由通知をし、その指定期間内である平成12年4月21日に訂正請求がなされたものである。二.訂正の適否の判断 (イ)訂正の要旨訂正事項特許請求の範囲の請求項1を「一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するMOSFET領域と; 該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるMOSFETモードで注入していた少数キャリアを該ゲートパッドを取り囲むMOSFET領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、から成ることを特徴とする縦方向導電性高出力MOSFET。」と訂正する。 (ロ)訂正の適否上記訂正事項は特許請求の範囲の減縮に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。上記訂正された特許請求の範囲請求項1に係る発明の独立特許要件について検討すると、当審が通知した取消理由において提示した刊行物(特願昭57-7626号(出願日昭和57年1月22日特開昭58-125873号公報(昭和58年7月27日公開)参照)には、「第1図に示すように、ドレイン電極となるN+層2を有するN基板1の表面にP領域3を設け、P領域P表面の一部にN+領域4を設けてソースとし、ソース・ドレイン間の前記P領域表面のチャネル電流をその上の絶縁ゲート電極5に印加する電圧によって制御する構造を有するものであり、前記ソースN+領域4の設けられたP領域(MOSFETのユニット)は基板(チップ)表面にメッシュ状に配置され、基体周辺部及びボンディングパッド部の基体表面にはMOSFETの耐圧を保持するために周辺P層6を設け、」(第1頁右欄第6～17行)及び「本発明では周辺P層6の表面の一部にN+領域8を設けてソース電極のAl配線9を接続することにより、周辺P層6にもMOSFET構造を取り入れた点に特色がある。このような構造によればON時に注入(実線の矢印)された正孔(h)はOFF時に両側のMOSFET(ユニットをなす内側のMOSFETと周辺P層を用いたMOSFET)を通って引き抜きがなされ(同図の破線の矢印)これまでのように内側のMOSFETへ電流の集中がなく、ダイオード破壊は起こりにくい。第5図は本発明によるMOSFETの一実施例を全体平面図で示すものであり、同図の実線で囲む部分は周辺P層6と周辺N+拡散領域8を示し、破線で囲む部分はゲート電極となるAl層(ボンディングパッド)、一点鎖線で囲む部分はソース電極となるAl層であり、これらは同図及び第5A図、第5B図に示すようにコンタクト穴10,11を通して絶縁ゲート5や周辺N+領域8に接続することになる。」(第2頁右上欄第5行～左下欄第4行)が記載されている。本件請求項1に係る発明と刊行物記載の発明とを対比すると、両者は「一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するMOSFET領域と;該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、から成ることを特徴とする縦方向導電性高出力MOSFETの点で一致する。そこで、本件請求項1に係る発明における「該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるMOSFETモードで注入していた少数キャリアを該ゲートパッドを取り囲むMOSFET領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段」なる構成について上記刊行物に記載があるか否か検討する。上記刊行物の第5A図を見ると、本件請求項1に係る発明における「ゲートパッドの下の広いベース領域」に相当する周辺部P層6は、本件請求項1に係る発明のようにゲートパッドの外周部を取り囲むソース電極には接続されておらず、ゲートパッドGに接続されている。よって、上記刊行物記載の発明は本件請求項1に係る発明における上記構成を有していない点で本件請求項1に係る発明と相違する。また、平成11年9月28日付の取消理由通知書において揚げた特許法第36条第4項及び5項違反の点は平成12年4月21日付の特許異議意見書及び訂正請求によって解消された。したがって、本件特許請求の範囲請求項1に係る発明が特許出願の際独立して特許を受けることができない発明とすることはできない。以上のとおりであるから、上記訂正請求は、特許法第120条の4第2項及び同第3項で準用する同第126条第2～4項の規定に適合するので、当該訂正を認める。三.特許異議申立についての判断 (1)本件発明特許請求の範囲請求項1に係る発明は上記二.(イ)で揚げたとおりである。 (2)申立の理由の概要申立人三菱電機株式会社は、甲第1号証(特開昭58-25264号公報)、甲第2号証(PCI SEPTEMBER 1982 Proceedings pp.133-146)及び甲第3号証(上記刊行物)を提示し、特許請求の範囲請求項1に係る発明は甲第1号証及び甲第2号証記載の発明に基づいて当業者が容易に発明することができたものであるから、特許法第29条第2項の規定により特許を受けることがず、甲第3号証記載の発明と同一であるから、同法第29条の2の規定により特許を受けることがず、また、明細書には当業者が実施できる程度に発明を記載しておらず、本件請求項1には発明の構成に欠くことができない事項のみが記載されていないから同法第36条第4、5項の規定により特許を受けることができない旨主張する。 (3)判断 (イ)甲第1号証には、「第1図は本発明の一実施例で、Nチャンネル-たて型MOSFETの断面図である。同図において、矢印A方向は半導体ペレットの中央部分であって、その中央部分にはたて型MOSFETの主要部が構成されている。一方、矢印B方向は半導体ペッレトの周辺部分である。第1図に示されたたて型MOSFETによれば、N+型半導体(N+型シリコン)基板1の主表面にN-型半導体(N-型シリコン)層2がエピタキシャル成長によって形成されている。これらN+型半導体基板1ならびにN-型半導体層2はMOSFETのドレイン領域として働く。このN-型半導体層2内には選択的にP型ウエル(Well)領域3,30,31が形成されている。図に示されたP型ウエル領域3,30,31は互いに独立分離されたものである。P型ウエル領域30,31内にはこのP型ウエル領域30,31よりも浅いP+型領域300,310が多結晶半導体いわゆる多結晶シリコンより成るゲート電極9によって自己整合形成されている。そして、このP+型領域300,310内にはN+型領域5がゲート電極9に対して自己整合形成されている。このN+型領域5がMOSFETのソース領域として働く。そしてさらに、N+型領域5ならびにP+型領域300,310には層間絶縁膜、例えばリン・シリケートガラス層10の開孔を通してアルミニウム等の金属より成るソース電極Sが接続されている。上記P+型領域300,310の表面はそのゲート電極9に与えられる電圧によってN-型半導体層(ドレイン領域)5とN+型領域(ソース領域)5とをつなぐNチャンネル層が形成される。すなわち、本発明のたて型MOSFETの基本構造は、N-型半導体層2,P+型領域300,310,N+型領域5,ゲート絶縁膜7およびゲート電極9より成っている。ところで、上記P型ウエル領域30,31は、それぞれN-型半導体層2とP+型領域300およびN-型半導体層2とP+型領域310との間のPN接合の耐圧(ドレイン耐圧)を向上させるために設けられたものである。すなわち、P+型領域300,310はチャンネル長(ドレイン・ソース間の距離)を決定づける一つの要素であり、チャンネル長を小さくするために浅く形成される。このため、上記PN接合の曲部は電界集中を起こしやすく低い電圧でブレークダウンしてしまう。これを防止するためにP+型領域300,310よりも深いP型ウエル領域30,31を設けることによって、上記PN接合の曲部における電界集中をやわらげている。次に、P型ウエル領域3内にはP型コンタクト領域4が選択的に形成されている。このP+型コンタクト領域4はP+型領域300,310と同時に形成される。そして、このP+型コンタクト領域4に対してソース電極Sが接続されている。特に、このソース電極は左側において、P型ウエル領域3よりもはり出して形成されて、N-型半導体層2とP型ウエル領域3との間のPN接合の耐圧を向上させる工夫がなされている。このP型ウエル領域2の表面には、フィールド絶縁膜(フィールドSiO2膜)6が形成され、そしてそのフィールド絶縁膜6の表面には保護素子として使用する多結晶半導体(多結晶シリコン)層8が形成されている。そして、この多結晶シリコン層8は図から明らかなようにゲート電極9と連続的に形成されている。保護素子として使用する多結晶半導体層8はN+型半導体部8a,8bと、これらN+型半導体部8a、8bに挟まれたP型半導体部8cとにより構成されている。そして、上記N+型半導体部8aとP型半導体部8cとの間、ならびに上記N+型半導体部8bとP型半導体部8cとの間にそれぞれ形成されたPN接合が上記MOSFETの保護素子を構成する。すなわち、多結晶半導体層8はバック・ツ・バックダイオードを構成する。上記P型半導体部8cは、P+型領域300,310ならびにP型コンタクト領域4を形成する時のボロン不純物のドーピングによってP型化される。・・・一方、上記N+型半導体部8a、8bはN+型領域(ソース領域)5を形成する時のリン不純物のドーピングンによってN型化される。・・・上記N+型半導体部5aにはリンシリケートガラス膜10の開孔を通してソース電極Sが接続されている。そして、上記N+型半導体部8bにはリンシリケートガラス膜10の開孔を通してゲート電極Gが接続されている。このゲート電極Gはソース電極Sと同様にアルミニウム等の金属材料より成る。一方、N+型半導体基板1の裏面にはアルミニウム等の金属材料より成るドレイン電極Dが形成されている。なお、N+型領域50ならびにガードリング電極GRはチャンネルストッパー(N-型半導体層2の表面に形成される寄生チャンネルをおさえる手段)である。このN+型領域50はN+型領域5と同時に形成される。・・・第1図に示したたて型MOSFETは第2図に示す等価回路を構成する。第2図において、PDが保護素子としての機能をはたすバック・ツ・バックダイオードである。このバック・ツ・バックダイオードPDは第1図に示した多結晶半導体層8によって構成されている。そしてさらに、バック・ツ・バックダイオードPD中のダイオードD1は第1図に示したN+型半導体部8bとP型半導体部8cとにより構成され、ダイオードD2は第1図に示したP型半導体部8cとN+型半導体部8aとにより構成されている。第1図に示した保護素子すなわち多結晶半導体層8(8a,8b、8c)ならびにゲート電極(多結晶半導体層)9は第3図に示すように半導体ペレット100の表面上に形成されている。この第3図において、まず、ゲート電極9が点線枠内全体においてハニカムコア形Hの如きメッシュ状に形成されている。そして、このゲート電極9を取り囲んで半導体ペレット100の周辺に多結晶半導体層8が形成されている。さらに、上記多結晶半導体層8ならびにゲート電極9が形成された半導体ペレット100表面上には第4図に示すようにゲート電極G,ソース電極Sそしてガードリング電極GRが形成されている。なお、第4図において、GPおよびSPはそれぞれワイヤーが接続されるゲート電極引き出し用ボンディングパッドおよびソース電極引き出し用ボンディングパッドである。」(第2頁左下欄第6行～第4頁左下欄第4行)が記載され、甲第2号証には、ゲートボンディングパッドが酸化膜を介してN-エピタキシャル層上に形成され、ゲートボンディングパッドが酸化膜を介して形成されているN-エピタキシャル層の表面にはP+層が形成された縦型MOSFETが記載されている。本件特許請求の範囲請求項1に係る発明と上記甲第1,2号証記載の発明とを対比すると、上記甲第1,2号証記載の発明は、本件特許請求の範囲請求項1に係る発明である「縦型MOSFETにおいてダイオードモード時ゲートパッド周辺のダイオード部の破壊を防止することを目的として反対導電型のベース領域及び広いベース領域と一導電型の半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、広いベース領域がダイオードが逆方向バイアスされるMOSFETモードで注入していた少数キャリアをゲートパッドを取り囲むMOSFET領域に流入させることなく広いベース領域で効率よく収集するようにさせるためにゲートパッドの外周部を取り囲むソース電極をゲートパッドの下の広いベース領域に電気的に接続する直接接続手段を設けた」点がない。したがって、本件特許請求の範囲請求項1に係る発明は上記甲第1,2号証記載の発明に基づいて当業者が容易に発明し得たとはいえない。 (ロ)上記二.(ロ)で述べたとおり、本件特許請求の範囲請求項1に係る発明は甲第3号証記載の発明と同一とはいえない。 (ハ)ゲートパッド下のP+型拡散領域へのソース電極の接続方法は平成12年4月21日付の特許異議意見書の図面に示すように当業者であれば容易に実施できるものである。本件特許請求の範囲請求項1に係る発明は、「接続手段」を「直接接続手段」と訂正したことにより、「ごく弱い接合」は本件特許請求の範囲請求項1に係る発明から除かれることとなる。したがって、特許異議申立人が指摘する特許法第36条第4,5項違反は解消されている。 (4)むすび以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件特許請求の範囲請求項1に係る発明の特許を取り消すことはできない。また、他に本件特許請求の範囲請求項1に係る発明の特許を取り消すべき理由を発見しない。よって、結論のとおり決定する。
発明の名称	(54)【発明の名称】縦方向導電性高出力MOSFET (57)【特許請求の範囲】【請求項1】一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するMOSFET領域と; 該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの表面上の反対導電型の広いベース領域と、該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるMOSFETモードで注入していた少数キャリアを該ゲートパッドを取り囲むMOSFET領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、から成ることを特徴とする縦方向導電性高出力MOSFET。【請求項2】該MOSFET領域は、該半導体ウエハの一表面に横方向に実質的に対称的に配分された反対導電型の複数のベース領域であって、該複数のベース領域は縦方向導電性高出力MOSFETを構成するべく電気的に並列に接続される複数の閉鎖形状のセル素子を構成することと、該複数のベース領域の各領域内でそのそれぞれの周囲から横方向に離間して形成され、該それぞれのベース領域内に反転可能なそれぞれのチャンネル領域を規定する一導電型のそれぞれのソース領域と、を具備することを特徴とする請求項1記載の縦方向導電性高出力MOSFET。【発明の詳細な説明】【0001】【産業上の利用分野】本発明は縦方向導電性高出力MOSFETに関し、特にダイオード動作モードにおけるデバイスの故障防止を目的とする。【0002】【従来の技術】縦方向導電性高出力MOSFETとしては、一般にこれには限られないが、5000個を越える非常に多くのセルを単一の小さなチップ領域上に形成することによりMOSFET領域が構成され、デバイスは全て並列に接続される。通常、各セルは、主となるウエハ又はチップの一表面に拡散されるベース領域から構成される。ソース領域は各ベース領域の内部に形成され、従来のMOSFETチャネルを規定する。各MOSFETチャネルは、多結晶シリコンから形成される従来のMOSFETゲートの下方に位置する。ゲート素子は共通して接続され、チップの一表面にあって外部との接続が可能な共通のゲート電極パッドに接続することができる。このようなゲート電極パッドを使用すると、接続に好都合である。ソース領域は、それぞれ従来のように、チップの表面全体を被覆し且つデバイスのソース電極への接続を容易にするソース電極パッドに至る単一のシート電極に接続される。電極パッドは、通常パッド表面とその下方のシリコンウエハ又はチップ表面とその間に設けられる酸化物層の上面に支持される。従来、パッド領域の下方のシリコンはセルのベース領域と同じ導電型を有する。【0003】各ベース領域内のソースとそれぞれ接触するソース電極は、セルのベース領域の中心部とも接触する。従って、デバイス全体はソース電極が一方の極性である時に単一接合デバイス、すなわちダイオードとして動作するが、ソース電極が他方の極性である時にはMOSFETとして動作する。特定の回路条件下で、上述のような構造のMOSFETデバイスはダイオードモードでの動作中に故障が生じることが判明している。検査によれば故障は電極パッドの周囲のセル素子で生じた。【0004】【発明が解決しようとする課題】上述の問題を分析してみると、デバイスはMOSFETとして動作する時に多数キャリアデバイスとして動作するため、互いに並列に接続されるそれぞれのセルは負荷電流の適切な割当て分のみを搬送することがわかる。これに対し、デバイスがダイオードとして動作される時には、デバイスは少数キャリアデバイスとして動作するので、より多くの電流を流すダイオードは局部的に加熱される。すなわち、そのようなダイオードはさらに多くの電流が流れる傾向にあるので、いくつかのセルがデバイスを破壊するほど大きな電流を流すようになるまで続く。この電流「取込み」の傾向は、デバイスの接続用パッドの縁部に隣接して配置されるセル素子ではさらに顕著である。これは、パッドの下の領域がデバイスの動作中に下地領域内ヘキャリアを弱く注入するためである。その後、デバイスがダイオードとして動作されると、パッドの周囲の下地領域に注入されたキャリアは、ソース電極に確実に接続されて独立した並列ダイオードとして動作する隣接するセル素子によりきわめて急速に収集される。しかしながら、パッドの下の領域は、ソース電極に堅固に接続されていないために、キャリア収集ができない。その結果、パッドの縁部にすぐ隣接するダイオードは直ちにパッドの周囲から離れた位置にあるセルより高い導電レベルを有するようになり、デバイス全体の許容電流以上の電流が流れるので、デバイスは故障する。【0005】【課題を解決するための手段】本発明は、上記の課題を解決するために、一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するMOSFET領域と;該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるMOSFETモードで注入していた少数キャリアを該ゲートパッドを取り囲むMOSFET領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、から成ることを特徴とする縦方向導電性高出力MOSFETを提供するものである。【0006】このように、ソース電極と、ゲートパッドの周囲を完全に取囲む下のシリコン表面とを接続する直接接続手段を設けたことにより、パッドの直ぐ下のベース型材料は、デバイス全体がダイオードとして動作する間にあらかじめパッドの下方に注入されていた少数キャリアを非常に効率良く収集する。その結果、それらのキャリアは隣接するセル素子ではなく、パッドの下の領域により直ちに排除されるので、隣接するセル素子が他のセル素子より効率の高いダイオードであって、ダイオードモードでの動作中に最終的に故障することになり得るものになることはない。【0007】【実施例】以下、添付の図面を参照して本発明を説明する。【0008】まず、図1に関して説明する。図1には半導体チップ10が示されている。図1に示されるチップは、通常長さ約100mil(約2.5mm)、幅約100mil(約2.5mm)であり、その中に含まれるMOSFETセルの数は6000個を越える。それらのMOSFETセルは後述するように並列に接続される。【0009】チップの表面は、ソースワイヤリードに接続することができる広い露出金属表面を有するソースパッド11を含む。また、ゲートパッド12も同様に広い露出金属表面を有し、ゲートリードをこの表面に接続することができる。デバイスの底面にはドレイン電極13(図3及び図4)が設けられている。【0010】図2、図3及び図4は、図1のウエハ又はチップの上面に形成される個々のMOSFETセルが六角形状である場合のセルの構成を示す。ただし、個々のセルについては長方形又は正方形などの他の閉鎖セル形状を使用しても良い。図2、図3及び図4に示されるデバイスはNチャンネル型デバイスであるが、本発明に従ってPチャンネル型デバイスも形成し得ることは明らかであろう。【0011】図示の例において半導体チップはN+型シリコン基板15と、その上に形成されるN-型エピタキシャル層16とから構成される。N-型エピタキシャル層16は、図示されるように六角形の形状を有するP+型ベース拡散セル17,18及び19などの複数のベース拡散セルを含むが、その他の形状を採用しても良い。N-型エピタキシャル層16は、ベースと同時に形成される広いP+型拡散領域即ち広いベース領域20をさらに有する。このP+型拡散領域20は図1のソースパッド11の領域全体の下方に形成される。このP+拡散領域20は、後述のMOSFETモードにおいてドレイン電圧がソースパッド11の下の酸化物層の下面に加えられるのを防止する。図1のゲートパッド12の領域全体の下方にも同様のP+型拡散領域(図示せず)が形成される。【0012】 P+型ベース拡散セル17,18及び19などのP+型セルは、それぞれソース拡散領域30,31及び32として示される六角形のN+型ソース拡散領域を含む。図4にも同様のセル配置が示されているが、この場合、六角形のP+型ベース拡散セル21,22及び23はソース拡散領域24,25及び26をそれぞれ含む。ソース拡散領域24,25,26,30,31及び32の外縁部とP+型ベース拡散セル21,22,23,17,18及び19との間の環状領域は、それぞれ六角形のチャンネルを規定する。それらのチャンネルは対応するゲート電極によりそれぞれ被覆される。図3及び図4において、ゲート電極は、各チャンネルの上方に位置する格子部を有する多結晶シリコンゲート格子40として示されている。多結晶シリコンゲート格子40は半導体チップ10の表面上で支持され、実際には格子の形状を有する酸化シリコン層41の内部に形成されている。この酸化シリコン層41は、シリコンの表面に延在し、ソースパッド11の領域全体の下面に形成される酸化物の延長領域42を有する。同様にこの延長領域42は、ゲートパッド12の導電性材料の下面に形成される。【0013】酸化シリコン層41はいくつかの絶縁層から構成されていても良い。たとえば、酸化シリコン層は、多結晶シリコンゲート格子40のすぐ下に1000オングストローム程度の非常に薄い二酸化シリコン層を含むことができる。ゲート格子を内部に含む絶縁性酸化シリコン層41の上方の層として、多結晶シリコンゲート格子40をソース電極から確実に絶縁するために、ゲート格子40の上方と周囲に形成される再溶融シロックスを使用することができる。酸化シリコン層41は、ソース拡散領域31及び32(図3)並びに24,25及び26(図4)の外側の周辺部のみを被覆し、もって、これらのソース拡散領域との電気的な接触が可能になる。【0014】次に、図3及び図4に示されるアルミニウムシート電極60は、半導体チップの表面全体を被覆し、各ソース拡散領域の内周部及び対応するP+型ベース拡散セルの中心に露出するP+型領域と接触する。アルミニウムシート電極60は、小さなゲートパッド12と、それより大きくソースパッド11に至るソース電極とに分割される。多結晶シリコンゲート格子40は、ゲートパッド12に適切に接続される。ソース電極は、延長領域42と同じ広がりをもって延在する。また、図4に示されるように、半導体チップの縁部においては、アルミニウムシート電極60のソースパッド11の縁部61はチップの縁部に達していない。次に、チャンネルストッパ電極62が通常の方法により形成され、下方に位置するN-型材料と、ドレイン電極13とに接続される。【0015】ソースパッドとゲートパッドを除くデバイスの上面全体は、デバイスの上面保護のために、酸化物層又はその他の適切な絶縁層70により被覆される。図1、図3及び図4に示されるように、この絶縁層70はソースパッド11の領域とゲートパッド12の領域においては取除かれる。【0016】この種の従来のデバイス、特に複数の並列接続セルを使用する従来の縦方向導電性高出力MOSFETデバイスにおいては、デバイスがダイオードモードで動作された時に、セルがソースパッド11又はゲートパッド12の境界に隣接する領域で故障してしまうことが時折見られた。すなわち、図3及び図4に示されるデバイスは、アルミニウムシート電極60のソース電極及びドレイン電極13の電位に応じてMOSFETモード又はダイオードモードで動作することができる。ドレイン電極13が正であり、ソース電極が負である時、デバイスの導電はMOSFETモードで制御される。そこで、多結晶シリコンゲート格子40に適切な電位が印加されると、各ソース拡散領域の外周部と各ベース拡散セルの外周部との間のチャンネル領域は反転されるので、ゲート電位が印加された時、ドレイン電極13からアルミニウムシート電極60のソース電極まで導電路が形成される。しかしながら、ソース電極の電位とドレイン電極の電位が逆転され、ソース電極が正になると、デバイス全体は、P+型ベース拡散領域とN-型エピタキシャル層との間にダイオード接合が形成された順方向バイアスダイオードとして動作する。【0017】デバイスがダイオードとして動作している時、デバイスの6000個を越えるセルはそれぞれ電流を並列に流す。接続用パッドの周囲のダイオード素子の故障は、ソースパッド11にごく弱く接続されているP+型拡散領域20が、デバイスがMOSFETトランジスタとして動作する間に、N-型エピタキシャル層の内部に少数キャリアを弱く注入しているということが認識されるまで解明されなかった。ソース電極とドレイン電極13との間の電位が逆転されると、P+型拡散領域20により形成される接合はそれらの注入キャリアを効率良く収集することができなくなるので、キャリアは図3及び図4のソース拡散領域32及び26を含むセルのようなパッドを取囲む個々のセルの内部へ優先的に流入する。セルがソース電極に確実に接続されているので、P+型拡散領域からあらかじめ注入されているキャリアを容易に収集することができる。その結果、それらのセルはソースパッド11からさらに離間している他のセルより効率の高いダイオードとなる。デバイスがダイオードとして動作する時、少数キャリアデバイスとして動作するので、それらのセルは過度に導通しデバイスに許容電流以上の電流を流そうとするため、デバイスに故障が生じる。【0018】デバイスがダイオードで動作する時にさらに効率良く少数キャリアを収集するために、ソースパッド11の周辺部においてアルミニウムシート60のソース電極から下方に位置するP+型拡散領域20の周辺部まで直接の電気的接続が形成されるが、これは本発明の範囲外である。同様に本発明によれば、ゲートパッド12の周辺部においてソース電極60から下方に位置するP+型拡散領域までの接続が成立する。【0019】たとえば、図2、図3及び図4、特に図2においては80,81及び82により示されるように、複数の開口がパッドの周辺部に形成される。すなわち、アルミニウムシート電極60がデバイスの表面にかぶせられる間、図3の接続点86により示されるように、P+型拡散領域20への接続は開口82を介してなされる。図4には、ソースパッド11の領域に形成される同様の開口90を断面図で示す。ソース電極から下方に位置するP+型拡散領域20への接続は接続点91において行なわれる。【0020】接続点86,91の数又は間隔は重要ではないが、例えば図2に示すように1つおきのセル素子に隣接する開口80,81及び82の点で1つずつの接続点を設ければ十分であることがわかっている。本発明によれば、ゲートパッド12の外周部を取囲むソース電極からゲートパッドの下方に位置するP+型拡散領域までの延長領域を介する接続のための接続点も同様に配置される(図示せず)。【0021】この実施例のデバイスの場合、ソースパッド11は30mil×25mil(0.76mm×0.64mm)の大きさであった。ソースパッドの周辺部には約40の接続点が設けられ、各接続点の間の間隔は約3mil(約76μm)であった。接続点86,91は、パッドの有効縁部から内方へ、セルの幅にほぼ等しい約1mil(約25μm)の距離だけ離間させることができる。【図面の簡単な説明】【図1】ソースリード及びゲートリードに接続されるべきソースパッドとゲートパッドをデバイスの上面に有する代表的な縦方向導電性高出力MOSFETの拡大平面図である。【図2】図1のシリコンチップのシリコン表面の「A」で示される円の内部の領域の接合パターンの拡大図である。【図3】図2のシリコン表面に配置される電極を示す、図2の線3-3に沿った図2のチップの横断面図である。【図4】チップの上面及び縁部のパッドを示す図3と同様の、図1の線4-4に沿った横断面図である。【符号の説明】 10 半導体チップ 11 ソースパッド 12 ゲートパッド 13 ドレイン電極 15 N+型シリコン基板 16 N-型エピタキシャル層 17,18,19,21,22,23 P+型ベース拡散セル 20 P+型拡散領域 24,25,26,30,31,32 ソース拡散領域 40 多結晶シリコンゲート格子 41 酸化シリコン層 42 延長領域 60 アルミニウムシート電極 70 絶縁層 80,81,82,90 開口
訂正の要旨	訂正の要旨特許請求の範囲請求項1を「一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するMOSFET領域と; 該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるMOSFETモードで注入していた少数キャリアを該ゲートパッドを取り囲むMOSFET領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、から成ることを特徴とする縦方向導電性高出力MOSFET。」と訂正する。
異議決定日	2000-06-08
出願番号	特願平5-163306
審決分類	P 1 651・ 121- YA (H01L) P 1 651・ 534- YA (H01L) P 1 651・ 531- YA (H01L) P 1 651・ 16- YA (H01L)
最終処分	維持
前審関与審査官	内野春喜、今井淳一
特許庁審判長	今野朗
特許庁審判官	橋本武岡和久
登録日	1998-03-20
登録番号	特許第2760734号(P2760734)
権利者	インターナシヨナル・レクチフアイヤー・コーポレーション
発明の名称	縦方向導電性高出力MOSFET
代理人	中村至
代理人	船山武
代理人	伏見直哉
代理人	船山武
代理人	川口義雄
代理人	吉田茂明
代理人	有田貴弘
代理人	伏見直哉
代理人	中村至
代理人	吉竹英俊
代理人	川口義雄

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