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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1026256
審判番号 審判1999-403  
総通号数 16 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1991-02-27 
種別 拒絶査定不服の審決 
審判請求日 1999-01-06 
確定日 2000-10-06 
事件の表示 平成 1年特許願第180967号「半導体記憶装置およびそのテスト方法」拒絶査定に対する審判事件[平成 3年 2月27日出願公開、特開平 3- 46188]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯・本願発明
本願は、平成1年7月13日に出願されたものであって、その発明の要旨は、平成11年2月5日付け手続補正書により補正された明細書の特許請求の範囲の請求項1及至15に記載されたとおりのものにあると認められ、その請求項13に係る発明は次のとおりである。
「(13)テスト回路を有する半導体記憶装置のテスト方法であって、
前記半導体記憶装置は、第1および第2の基準電圧源と、複数のビット線と、対応のビット線に接続されたトランジスタとデータ蓄積容量とを含む複数のメモリセルと、前記データ蓄積容量の電極に第1および第2の電圧の中間電位を与える手段と、前記ビット線に動作電圧を与えるための電圧発生手段とを含み、
前記メモリ装置のテストモードを制御するための第1および第2のテストモードイネーブル信号を検出するステップを含むことを特徴とする、半導体記憶装置のテスト方法。」
2.引用例
これに対して、原審における拒絶の理由に引用された、特開平1-150300号公報(公開日、平成1年6月13日)(以下、「引用例1」という。)には、
「〔産業上の利用分野〕
本発明は半導体記憶装置さらにはそれにおけるメモリセルなどのプロセスばらつきやプロセス欠陥によって生ずる誤動作や規定以下の動作マージンを検出する技術に関し、例えばDRAM(ダイナミック・ランダム・アクセス・メモリ)に適応して有効な技術に関するものである。」(引用例1の第1頁下右欄第1〜7行目)、
「本実施例のDRAMは、特に制限されないが、Nチャンネル型選択MOSFETQ1と蓄積容量Csが直列接続されて成る1トランジスタ型のメモリセルMCがマトリクス配置れてメモリセルアレイを構成する。」(引用例1の第2頁下右欄第16〜20行目)、
「夫々のビット線対BL,/BLには、複数の上記メモリセルMCがデータ入力端子を介して同数づつ結合される。各メモリセルMCの蓄積容量Csには、特に制限されないが、回路の一方の電源電圧Vddの半分に相当するプレート電位Vplが与えられる。
各メモリセルMCの選択端子は、代表的に示されたワード線W1〜Wnに列毎に結合される。」(引用例1の第3頁上左欄第7〜14行目)、
「例えば、プローグ試験において、専用電源パッドVS1には回路の接地電位のような一方の電源電圧Vssよりもレベルの高い電圧Vs1を印加し、他方の専用電源パッドVS2には回路の他方の電源電圧Vddよりもレベルの低い電圧Vs2を印加して、データを書き込む場合、ビット線対BL,/BLの到達レベルは電圧Vs1及びVs2によって規定される。」(引用例1の第4頁下右欄第6〜13行目)、
「プロセスばらつきやプロセス欠陥によって生ずる蓄積容量の小さなメモリセルを比較的容易に検出することができる。さらに、同様の手法により、センスアンプSAを構成する各MOSFETのしきい値電圧のアンバランスなどに起因する感度不良に対してもこれを容易に検出することができる。」(引用例1の第5頁上左欄第15行目〜同頁上右欄第1行目)と記載され、第1図にはDRAMの要部を示す回路図が示されている。(尚、アッパラインは「/○○」で表す。)
これらの記載からみて引用例1には次のことが記載されているものと認められる。
「ビット線の到達レベルを決定する回路の電源端子に接続した専用パットと、
一方の接地電位である電源電圧Vssと、他方の電源電圧Vddと、
Nチャンネル型選択MOSFETQ1と蓄積容量Csが直列接続されて成る1トランジスタ型のメモリセルMCがマトリクス配置れて構成されたメモリセルアレイと、
複数の上記メモリセルMCがデータ入力端子を介して同数づつ結合されたビット線対BL,/BLと、
各メモリセルMCの選択端子に列毎に結合されたワード線W1〜Wnとから構成され、
各メモリセルMCの蓄積容量Csには、回路の一方の電源電圧Vddの半分に相当するプレート電位Vplが与えられている半導体記憶装置において、メモリセルなどのプロセスばらつきやプロセス欠陥によって生ずる誤動作や規定以下の動作マージンを検出するものにおいて、
例えば、プローグ試験において、専用電源パッドVS1には回路の接地電位のような一方の電源電圧Vssよりもレベルの高い電圧Vs1を印加し、他方の専用電源パッドVS2には回路の他方の電源電圧Vddよりもレベルの低い電圧Vs2を印加して、ビット線対BL,/BLの到達レベルは電圧Vs1及びVs2によって規定することにより、プロセスばらつきやプロセス欠陥によって生ずる蓄積容量の小さなメモリセルを検出するとともに、
さらに、同様の手法により、センスアンプSAを構成する各MOSFETのしきい値電圧のアンバランスなどに起因する感度不良をも検出することができるようにした半導体記憶装置。」
3.対比
そこで、本願請求項13に係る発明(以下、「本願発明」という。)と、引用例1に記載された発明とを対比すると、引用例1の「一方の接地電位である電源電圧Vssと、他方の電源電圧Vdd」、「MOSFET」は、それぞれ本願発明の「第1および第2の基準電圧源」、「トランジスタ」に相当するものと認められ、また、引用例1のビット線対に電圧Vs1及びVs2を印加することは、ビット線に動作電位を与えるための手段を有しているものと認められ、さらに、引用例1に記載された発明は装置として表現されているが、これを方法としても表現し得ることは自明であって、単なる表現上の問題にすぎないから、
両者は
「テスト回路を有する半導体記憶装置のテスト方法であって、
前記半導体記憶装置は、第1および第2の基準電圧源と、複数のビット線と、対応のビット線に接続されたトランジスタとデータ蓄積容量とを含む複数のメモリセルと、前記データ蓄積容量の電極に第1および第2の電圧の中間電位を与える手段と、前記ビット線に動作電圧を与えるための手段とを含み、
前記メモリ装置のテストを行うようにしたことを特徴とする、半導体記憶装置のテスト方法。」である点において一致し、次の点で相違している。
(相違点)
(1)相違点1
ビット線に動作電圧を与えるための手段が、本願発明は、ビット線に動作電圧を与えるための電圧発生手段であるのに対して、引用例1は、専用電源パットから与えている点。
(2)相違点2
メモリ装置のテストするために、本願発明はテストモードを制御するための第1および第2のテストモードイネーブル信号を検出するステップを含んでいるのに対して、引用例1では、テストについては記載されているが、どのようにテストモードを制御するか記載されていない点。
4.当審の判断
上記相違点を検討すると、
(1)相違点1について
電源電圧以外の電圧を得るのために、電圧発生手段を用いることは当業者にとって周知慣用手段であるから、引用例1においても、電源パットから得る電圧を、電圧発生手段から得るようにすることは当業者が容易に推考することができることである。
(2)相違点2について
一般的に、メモリ装置のテストにおいて、外部信号を検出することによりテストモードを制御することは周知であるから(例えば、特開昭63-266695号公報、特開昭62-250593号公報等を参照)、テストモードを制御するために、第1および第2のテストモードイネーブル信号を検出することにより行うことは当業者が容易に推考することができることである。
そして、本願発明は、前記引用例1に記載された発明から予測できる作用効果以上の顕著な作用効果を奏するものとは認められない。
5.むすび
従って、本願請求項13に係る発明は、前記引用例1に基づいて当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2000-07-18 
結審通知日 2000-07-28 
審決日 2000-08-10 
出願番号 特願平1-180967
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 小川 謙
特許庁審判官 菅原 道晴
関川 正志
発明の名称 半導体記憶装置およびそのテスト方法  
代理人 森田 俊雄  
代理人 吉田 博由  
代理人 深見 久郎  
代理人 伊藤 英彦  

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