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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1030479 |
| 審判番号 | 審判1998-9067 |
| 総通号数 | 17 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1991-04-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-06-17 |
| 確定日 | 2000-12-20 |
| 事件の表示 | 昭和63年特許願第279239号「半導体装置」拒絶査定に対する審判事件[平成 3年 4月30日出願公開、特開平 3-102695]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続きの経緯・本願発明 本願は、昭和63年11月7日の出願であって、その請求項2に係る発明(以下「本願発明」という)は、平成10年7月15日付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項2に記載された次のとおりのものと認める。 「複数のワード線と、複数のビット線と、nビットのメモリセルと、前記複数のビット線に接続された複数のセンスアンプとを備え、 前記nビットのメモリセルはスタックドキャパシタを有するダイナミック型メモリセルであり、 前記nビットのメモリセルをリフレッシュする際に、1回のリフレッシュ動作において活性化されるセンスアンプの数をn1/2以下とし、 1回のリフレッシュあたりに活性化されるセンスアンプの数をn1/2以下とした時に、1回のリフレッシュあたりに活性化されるセンスアンプの数が2n1/2である時のメモリ効率から低下しないようにリフレッシュインターバルを長くし、 前記nビットは16メガビット以上であることを特徴とする半導体装置。」 ここで、「n1/2」は「ルートn」を表す。 2.引用文献 これに対して、原査定の拒絶の理由に引用した特開昭52-48441号公報(以下、「引用文献」という。)には、以下の事項が記載されている。 「ICメモリのある種のものはダイナミック形のメモリであって・・・記憶は浮遊容量に充電されていることによって保たれる。しかし容量性の記憶は長時間放置されると放電して無くなってしなうために数mｓのオーダで再書込みをする必要がある。このような再書込みをメモリリフレッシュと呼んでいる。 リフレッシュを必要とするICメモリを用いた記憶装置はある周期内でリフレッシュを行なわねばならない。・・・128X128から成る16キロビットメモリの場合はリフレッシュは2mｓ以内に128回しなければならない。」(第1頁左下欄第12行-右下欄第8行) 「このICメモリのリフレッシュは上位7ビットで指定された128ビットが一斉にリフレッシュされる。」(第2頁左上欄第11行-第13行) したがって、引用文献には、 「128X128ビットのメモリセルを備え、 前記128X128ビットのメモリセルをリフレッシュする際に、一斉にリフレッシュされるビット数が128であることを特徴とする半導体装置。」が記載されている。(以下「引用文献発明」という) 3.対比・判断 本願発明と引用文献発明を比較する。 引用文献発明における「128X128ビット」、「128」は、本願発明の「nビット」、「n1/2」に夫々相当し、 通常、「一斉にリフレッシュされるビット数」と「1回のリフレッシュ動作において活性化されるセンスアンプの数」は同じであるから、 本願発明と引用文献発明は、 「nビットのメモリセルを備え、 前記nビットのメモリセルをリフレッシュする際に、1回のリフレッシュ動作において活性化されるセンスアンプの数をn1/2以下とすることを特徴とする半導体装置。」で一致し、以下の3点で相違している。 相違点1 本願発明は、複数のワード線と、複数のビット線と、前記複数のビット線に接続された複数のセンスアンプとを備えているのに対し、引用文献発明はそのようなものとして明示されていない点。 相違点2 本願発明のメモリセルは、16メガビット以上であってスタックドキャパシタを有するダイナミック型であるのに対し、引用文献発明は128X128ビット(=16キロビット)のメモリである点。 相違点3 本願発明は、「1回のリフレッシュあたりに活性化されるセンスアンプの数をn1/2以下とした時に、1回のリフレッシュあたりに活性化されるセンスアンプの数が2n1/2である時のメモリ効率から低下しないようにリフレッシュインターバルを長くし」との構成を有するのに対し、引用文献発明はそのような構成がない点。 上記3つの相違点について検討する。 相違点1について DRAMは、通常、複数のワード線と、複数のビット線と、前記複数のビット線に接続された複数のセンスアンプを有するものであるから、引用文献発明の半導体装置においても、当然このような構成を有しているものと認められる。 相違点2について 出願時に大容量と考えられていた4Mや16M等のDRAMにスタックドキャパシタを用いることは、当業者に周知であるから(必要であれば、”4M,16MDRAMの行方-積層容量と溝形容量-”,月刊Semicｏndｕcｔｏｒ Wｏｒld,株式会社プレスジャーナル,昭和63年1月20日,1988年2月号 第7巻 第2号,ｐ.32-33、 ”松下・日立・東芝16MDRAMを開発 線幅0.7〜0.5μm,セルは各社各様”月刊Semicｏndｕcｔｏｒ Wｏｒld,株式会社プレスジャーナル,昭和63年3月20日,1988年4月号 第7巻 第4号,P.52 参照)、スタックドキャパシタをメモリセルに採用して16M以上のダイナミック型メモリセルを構成することは、当業者が容易に想到し得たことである。 相違点3について リフレッシュサイクルが少なくてセンスアンプが多ければ消費電力が増大することは当業者に周知であり(必要であれば、”64KRAM:独自の技術で製品化に全力投入”,日経エレクトロニクス,1980.9.29,ｐ.87第12行-第19行参照)、消費電力の低減はメモリ容量の大小等に拘わらず当業者が通常考慮することであるから、センスアンプの数を少なくすることは当業者が容易に想到することであり、その際、メモリ効率が低下しないようにリフレッシュインターバルを長くすることは当業者の設計的事項であるから(必要であれば、”64KRAMのリフレッシュは128サイクルか256サイクルか”,日経エレクトロニクス,1979.5.28,ｐ.174右欄下から2行目-ｐ.176第5行参照)、「1回のリフレッシュあたりに活性化されるセンスアンプの数をn1/2以下とした時に、1回のリフレッシュあたりに活性化されるセンスアンプの数が2n1/2である時のメモリ効率から低下しないようにリフレッシュインターバルを長く」することは、当業者が容易になし得たものである。 そして、大容量DRAMにおいて、立体構造メモリセルはリーク電流が少ない利点があることが周知であるから(”次世代DRAMの開発,4Mのセル構造が固まり16Mも具体化”,日経エレクトロニクス,1987.6.15,ｐ76参照)、本願発明の効果は、引用文献発明及び周知技術思想から当業者が予測できる程度のものである。 4.むすび したがって、本願の請求項2に係る発明は、上記引用文献に記載された発明及び周知の技術事項に基いて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2000-09-27 |
| 結審通知日 | 2000-10-06 |
| 審決日 | 2000-10-17 |
| 出願番号 | 特願昭63-279239 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
馬場 清 |
| 特許庁審判官 |
村上 友幸 鈴野 幹夫 |
| 発明の名称 | 半導体装置 |
| 代理人 | 作田 康夫 |
| 代理人 | 松村 勝 |