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| 審決分類 |
審判 査定不服 発明同一 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1034152 |
| 審判番号 | 審判1999-15498 |
| 総通号数 | 18 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1998-07-21 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1999-09-24 |
| 確定日 | 2001-03-02 |
| 事件の表示 | 平成 8年特許願第340851号「半導体記憶装置」拒絶査定に対する審判事件[平成10年 7月21日出願公開、特開平10-188574]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
理 由 1.手続の経緯、本願発明 本願は、平成8年12月20日の出願であって、その請求項1に係る発明は、平成11年8月3日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「複数のメモリセルアレイを備え、該複数のメモリセルアレイには、それぞれ出力回路が設けられると共に、前記各出力回路には、各メモリアレイに含まれるメモリセルから読み出された第1及び第2の入力信号が与えられる半導体記憶装置において、 前記各出力回路は、 所定の電源電圧を与えるための第1の端子、 基準電圧が与えられると共に、他の出力回路と共通に接続された第2の端子、 第1及び第2の端子間に、互いに直列に接続された第1及び第2の出力用トランジスタ、 第1及び第2の出力用トランジスタの共通接続点から取り出された出力端子、 前記第1の入力信号を受けると共に、前記電源電圧とは異なる電圧が与えられ、前記第1の入力信号とレベルの異なる第1の駆動信号を前記第1の出力用トランジスタに出力する第1のレベル変換回路、及び、 前記第2の入力信号を受けると共に、前記電源電圧とは異なる電圧が与えられ、前記第2の入力信号とはレベルの異なる第2の駆動信号を前記第2の出力トランジスタに出力する第2のレベル変換回路とを有していることを特徴とする半導体記憶装置」 2.引用例記載の発明 原査定の拒絶理由に引用した本願の出願の日前の他の出願であって、その出願後に特許法第41条の2第3項の規定により出願公開されたものとみなされた特願平8-258277号(なお、拒絶理由通知書で引用した出願番号の「特願平9-248172号」は出願番号「特願平8-258277号」の明らかな誤記である。)の願書に最初に添付した明細書又は図面に記載された発明(以下「先願明細書」という。)〔出願公開された優先権主張を伴う特願平9-248172号(特開平10-248172号公報参照)の願書に最初に添付した明細書又は図面に記載された発明〕には、「本発明は、半導体記憶装置の前記出力回路の高速化に関するものである。更に詳しくは多ビット出力端子を持つ大容量ダイナミックランダムアクセスメモリの出力回路に関する。」(段落【0001】)と記載されており、また、図1には、 第1および第2の入力端子(N1およびN2)からの第1および第2の入力信号を受けてその信号を増幅する出力回路を備えた半導体記憶装置において、 前記出力回路は、 所定の電源電圧(VCCO)を与えるための第1の端子、 基準電圧(VSS0)が与えられると共に、他の出力回路と共通に接続された第2の端子、 第1及び第2の端子間に、互いに直列に接続された第1及び第2の出力用トランジスタ(NMOS1およびNMOS2)、 第1及び第2の出力用トランジスタの共通接続点から取り出された出力端子(IO)、 前記第1の入力信号を受けると共に、前記電源電圧(VCCO)とは異なる電圧(VCC)が与えられ、前記第1の入力信号を前記電圧(VCC)にレベル変換し、第1の駆動信号として前記第1の出力用トランジスタに出力する第1の昇圧回路(昇圧回路1)、及び、 前記第2の入力信号を前記電源電圧とは異なる上記電圧(VCC)にレベル変換し、前記第2の駆動信号として前記第2の出力トランジスタに出力する第2の昇圧回路(昇圧回路2)とを有している半導体記憶装置、が記載されている。 3.対比・判断 本願発明と上記先願明細書に記載されている発明とを対比すると、先願明細書に記載されている「第1の昇圧回路」及び「第2の昇圧回路」は本願発明の「第1のレベル変換器」及び「第2のレベル変換器」にそれぞれ包摂され、また、先願明細書に記載されている出力回路は半導体記憶装置の出力回路であることが明記されているから、第1および第2の入力端子に供給される信号は当然メモリセルアレイから読み出された信号であることは明らかである。そして、メモリセルアレイは複数あってそれぞれのメモリセルアレイに対応して上記出力回路は複数設けられていることも半導体記憶装置である以上当然であるから、上記先願明細書に記載されている半導体記憶装置は、複数のメモリセルアレイを備え、該複数のメモリセルアレイには、それぞれ出力回路が設けられると共に、前記各出力回路には、各メモリアレイに含まれるメモリセルから読み出された第1及び第2の入力信号が与えられる構成になっていることは明らかであるから、両者の発明に構成上の差異は認められない。 したがって、本願発明は上記先願明細書に記載されている発明と同一であると認められる。 4.むすび そして、本願の発明者が、上記先願明細書の発明者と同一であるとも、また、本願の出願時の出願人が先願明細書の出願人と同一であるとも認められないから、本願発明は、特許法第29条の2の規定により特許を受けることができない。 よって、結論のとおり決定する。 |
| 審理終結日 | 2000-11-28 |
| 結審通知日 | 2000-12-08 |
| 審決日 | 2000-12-19 |
| 出願番号 | 特願平8-340851 |
| 審決分類 |
P
1
8・
161-
Z
(G11C)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
馬場 清 |
| 特許庁審判官 |
鈴野 幹夫 斎藤 操 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 京本 直樹 |