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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H04N |
|---|---|
| 管理番号 | 1034305 |
| 審判番号 | 審判1999-6613 |
| 総通号数 | 18 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1993-10-22 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1999-04-22 |
| 確定日 | 2001-03-05 |
| 事件の表示 | 平成 4年特許願第 71323号「同期信号選択回路」拒絶査定に対する審判事件[平成 5年10月22日出願公開、特開平 5-276407]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続きの経緯・本願発明 本願は、平成4年3月27日の出願であって、その請求項1に係る発明は、補正された明細書及び図面の記載から見て、特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、本願発明という。) 「複合同期信号から垂直同期信号を分離選択する同期信号選択回路において、 複合同期信号のレベルに応じて基準クロックのアップカウント動作またはダウンカウント動作を行うアップダウンカウンタと、 前記アップダウンカウンタの上限値および下限値を制限するリミッタ回路と、 前記アップダウンカウンタの出力と第1基準値とを比較する第1比較回路と、 前記アップダウンカウンタの出力と第2基準値とを比較する第2比較回路と、 第1比較回路および第2比較回路の出力から垂直同期信号を発生する垂直同期信号発生回路とを備えたことを特徴とする同期信号選択回路。」 2.引用例 これに対して、原査定の拒絶の理由に引用された刊行物の1つである特開昭62-66773号公報(以下、「引用例」という)には、垂直同期検出回路に関する発明が記載されており、とくに複合同期信号(CS)から垂直同期信号(V)を得るための回路の実施例が第3図に示されていて、その構成及び動作の説明として、以下のとおりの記載がある。 (1)「積分回路25はアップ/ダウンカウンタ256を有し、複合同期信号(CS)の論理レベルに応じてアップ/ダウンカウンタ256のアップ動作とダウン動作を切り換えることにより、複合同期信号(CS)を積分する構成となっている。」(第4頁右下欄第20行〜第5頁左上欄第5行) (2)「アンドゲート252はシフトレジスタ251から出力される複合同期信号(CS)が“1”レベルの期間にゲートを開成され、入力クロック(CP1)を5ビットのアップ/ダウンカウンタ256のアップ端子(UP)に与える。一方、アンドゲート254はシフトレジスタ251から出力される複合同期信号(CS)が“0”レベルの期間にゲートを開かれ、入力クロック(CP)をカウンタ256のダウン端子(down)に与える。」(第5頁左上欄第15行〜同右上欄第4行) (3)「アンドゲート257はカウンタ256のオーバフローを検出するもので、カウンタ256のカウント出力がオール“1”のとき(10進で31のとき)、アンドゲート252を閉成し、カウンタ256のアップ動作を停止する。一方、オアゲート258はカウンタ256のアンダーフローを検出するもので、カウンタ256の出力がオール“0”のとき(10進で0のとき)、アンドゲート254を閉成し、カウンタ256のダウン動作を禁止する。」(第5頁右上欄第15行〜同左下欄第4行) (4)「このスライス回路26はナンドゲート261とRSフリップフロップ回路262から成る。ナンド回路261はカウンタ256の3ビット目出力(Q3)と5ビット目出力(Q5)を受けており、カウンタ256の出力が10進で“20”になると、その出力が“1”となる」(第5頁左下欄第6行〜12行) (5)「RSフリップフロップ回路262はカウンタ256のカウント出力が10進で“16”になるとリセットされる。」(第5頁左下欄第18行〜第20行) (6)「したがって、積分回路25の積分出力(S1)はスライス回路26において、レベル“20”、“16”によってヒステリシス特性をもってスライスされることになり、第2図に示すような垂直同期信号(V)が得られる。」(第5頁右下欄第3行〜第7行) 以上の記載に留意しつつ、引用例の第3図の回路に関する詳細な説明全体を総合すると、引用例には以下のとおりの発明が記載されているものと認めることができる。 「複合同期信号から垂直同期信号を得る垂直同期信号発生回路において、 複合同期信号のレベルに応じて基準クロックのアップカウント動作またはダウンカウント動作を行うアップダウンカウンタと、 前記アップダウンカウンタのオーバーフロー(オール“1”)を検出してアップカウント動作を停止する回路及びダウンフロー(オール“0”)を検出してダウンカウント動作を禁止する回路と、 前記アップダウンカウンタの出力が“20”になることを検出する論理回路(「第1の検出回路」と仮称)と、 前記アップダウンカウンタの出力が“16”になることを検出する論理回路(「第2の検出回路」と仮称)と、 第1及び第2の検出回路の出力から垂直同期信号を発生するフリップフロップ回路とを備えたことを特徴とする垂直同期信号発生回路。」 3.対比 そこで、本願発明と引用例に記載の発明とを対比するに、両者はともに、複合同期信号のレベルに応じて基準クロックのアップカウント動作とダウンカウント動作を行うアップダウンカウンタを備え、そのカウンタの出力値は上限値を上回らないように、かつ下限値を下回らないように構成されており、そして、そのカウンタの出力値を第1の基準値及び第2の基準値と対比することにより垂直同期信号を発生する垂直同期信号発生回路である点において一致し、次の2点において一応の相違点があるということができる。 すなわち、第1に、カウンタの出力値が上限値を上回ることがなく、かつ下限値を下回ることがないように制限するための構成に関し、引用例のものが「アップダウンカウンタのオーバーフロー(オール“1”)を検出してアップカウント動作を禁止し、ダウンフロー(オール“0”)を検出してダウンカウント動作を停止する回路」で構成されているのに対して、本願発明のものでは「アップダウンカウンタの上限値及び下限値を制御するリミッタ回路」が備えられている。 第2に、カウンタの出力値を第1の基準値及び第2の基準値と対比するための構成に関し、引用例のものが「アップダウンカウンタの出力が“20”になることを検出する論理回路」及び「アップダウンカウンタの出力が“16”になることを検出する論理回路」であるのに対して、本願発明のものでは「アップダウンカウンタの出力と第1基準値とを比較する第1比較回路」及び「アップダウンカウンタの出力と第2基準値とを比較する第1比較回路」が用いられている。 4.当審の判断 そこで、まず第1の相違点について検討するに、本願明細書の詳細な説明の中に、「アップダウンカウンタ10の出力は一定の下限値を下回ったり、一定の上限値を上回ったりしないように、上限設定回路11aおよび下限設定回路11bを含んだリミッタ回路11が設けられている」(項目0014)との記載があることからして、本願発明にいう上限値または下限値がアップカウント動作またはダウンカウント動作を停止する際のそれぞれの限界値を意味することは明らかであるが、その上限値または下限値がそれぞれカウンタ出力の最大値(オール“1”)または最小値(オール“0”)には設定されない旨の特段の記載は見あたらない。審判請求人は、本願発明の上限値がカウンタの最大値であることはなく、かつ下限値がカウンタの最小値であることもないこと前提にして、本願発明と引用例のものを対比し、その効果の差異を主張しているが、かかる主張は明らかに失当である。要するに、本願発明においては、上限値・下限値がそれぞれカウンタの最大値・最小値に設定されることも何ら排除されていないと見るのが相当である。一方で、引用例の発明の「アップ動作を最大値で禁止する回路及びダウン動作を最小値で禁止回路」は、その機能からして、「アップダウンカウンタの上限値および下限値を制限するリミット回路」と言い換えることもできる。どちらにしても、本願発明の「アップダウンカウンタの上限値及び下限値を制限するリミッタ回路」は、当然に、引用例の「アップダウンカウンタのオーバーフロー(オール“1”)を検出してアップカウント動作を禁止し、ダウンフロー(オール“0”)を検出してダウンカウント動作を停止する回路」も包含する単なる上位概念としての表現であって、当該第1の相違点は形式的な相違点に過ぎず、実質的な相違点であると見ることはできない。 次に第2の相違点については、一般にカウンタの値が所定の値になったかどうかを検知するのに、カウンタの各ビットの出力を入力とする所定の論理回路(デコーダ)を検出回路として用いることも、またカウンタの出力値と所定の値とをビット単位で一致回路によって比較することのいずれも、当該技術分野の周知慣用の技術的手段であって、そのいずれを採用するかはケースバイケースに応じて適宜選択することができる単なる設計的事項に過ぎない。したがって、第2の相違点も格別の創作性を見いだすことはできない。 5.むすび 以上のように、本願発明は、引用例に記載された発明及び同分野の技術常識に基づいて、当業者が容易に発明をすることができた程度のものであるから、特許法29条第2項の規定により特許を受けることができない。 よって結論のとおり審決する。 |
| 審理終結日 | 2000-11-21 |
| 結審通知日 | 2000-12-01 |
| 審決日 | 2001-01-09 |
| 出願番号 | 特願平4-71323 |
| 審決分類 |
P
1
8・
121-
Z
(H04N)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 乾 雅浩 |
| 特許庁審判長 |
高倉 成男 |
| 特許庁審判官 |
小林 秀美 小池 正彦 |
| 発明の名称 | 同期信号選択回路 |
| 代理人 | 小池 隆彌 |
| 代理人 | 木下 雅晴 |