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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1034329 |
| 審判番号 | 不服2000-4906 |
| 総通号数 | 18 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1993-01-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-04-06 |
| 確定日 | 2001-03-08 |
| 事件の表示 | 平成 3年特許願第170812号「マイクロコンピュータ」拒絶査定に対する審判事件[平成 5年 1月29日出願公開、特開平 5- 20278]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成3年7月11日の出願であって、その請求項1に係る発明(以下、本願発明という。)は、平成12年5月8日付けの手続補正書によって補正された明細書及び図面の記載からみて、 「CPUと、内部メモリと、内部DSTB信号バスと、内部R/W信号バスと、内部データバスと、内部アドレスバスと、前記内部DSTB信号バス、前記内部R/W信号バス、前記内部データバス、前記内部アドレスバスを介して前記内部メモリに接続されたバス制御部とを備えた第1のマイクロコンピュータと、前記第1のマイクロコンピュータとは独立して設けられた第2のマイクロコンピュータと、前記第2のマイクロコンピュータからの外部アドレスを前記バス制御部に伝達する外部アドレスバスと、前記第2のマイクロコンピュータ及び前記バス制御部との間のデータ転送を行う外部データバスと、前記第2のマイクロコンピュータからの外部R/W信号を前記バス制御部に伝達する外部R/W信号バスと、前記第2のマイクロコンピュータからの外部DSTB信号を前記バス制御部に伝達する外部DSTB信号バスと、前記外部アドレスバス上のアドレスが前記内部メモリのアドレスを示している場合にはHLDRQ信号を出力するアドレスデコーダとを備え、前記バス制御部は、前記HLDRQ信号に応答してアクセス要求を受け付けた場合にはHLDAK信号を出力し、前記第2のマイクロコンピュータは前記HLDAK信号に応答して前記外部アドレスバス、前記外部データバス、前記外部R/W信号バス、前記外部DSTB信号バス及び前記バス制御部を介して前記内部メモリにアクセスすることを特徴とするマイクロコンピュータ。」にあると認める。 なお、請求項1には、「前記DSTBバス」と記載されているが、これは「前記内部DSTBバス」の誤記と認められるので、本願発明を上記のとおり認定した。 2.引用例 これに対して、原査定の拒絶の理由に引用された特開昭58-33766号公報(昭和58年2月28日出願公開。以下、引用例という。)には、マルチマイクロコンピュータに関して、次の事項が記載されている。 (1)この発明は・・・MPU1とこれに付随して設けられたメモリ4とを構成単位としたユニット5を複数個51〜5nシステムバス2に・・・接続してなるマルチMPUにおいて、各ユニットにおけるメモリ4i(i=1〜n)を自ユニット専用のメモリ4aと自ユニットを含めていずれのユニットにも共用されるメモリ4bとに分割構成するとともに、・・・共用メモリ4bは各ユニットに備えられたバス交換回路7の作用によりMPUバス経由で自ユニットのMPU1iにより、又はシステムバス経由で他ユニットのMPU1j(j≠i)によりアクセス可能としたものである。(2頁右上欄16行乃至左下欄12行) (2)バス交換回路7は、・・・当該ユニットの固有番号を設定するユニット番号設定器9と、このユニット番号設定器9からのユニット番号とシステムバス2を介して他ユニットより与えられるバンク番号とを常時比較し、一致したときに出力する比較回路10と、・・・比較回路10の比較結果・・・に基いて開閉され、MPUバス6の共用メモリ4bもしくはシステムバス2への結合、又はシステムバス2の共用メモリ4bへの結合を制御するゲート回路11,12,13とからなっている。(2頁左下欄20行乃至右下欄14行) (3)他ユニットよりシステムバス2を経てMPU1k(MPU1iの誤記と認める)のバンク信号が入力されたときは、比較回路10が優先判定回路14に要求信号Bを入力する。優先判定回路14にすでにMPU1iより要求信号が入力されていないときは、第2ゲート回路12にゲートイネーブル信号を与えるとともにシステムバスにレデイ信号を与え、さらに第2ゲート回路12の第1ゲートを出力側に開放するので、当該他ユニットはMPU1iの共用メモリ4biにアクセスすることができる。(4頁右上欄1行乃至10行) (4)共用メモリ4biは、実際には、MPUバスと第2ゲート回路12を介してシステムバスに接続されていること。(図面第4図の記載参照。なお、図面上の符号4aiは4biの誤記。) (5)MPUバスはアドレスバス、コマンドバス及びデータバスで構成され、システムバスも、これらのバスを含むこと。(図面第4図の記載参照。) 上記記載事項における、ユニット5jからユニット5iの共用メモリ4biへのアクセスに注目すると、ユニット5jはユニット5iとは独立して設けられたものといえるから、引用例には「MPU1iと、共用メモリ4biと、MPUバスと、前記MPUバスを介して前記共用メモリ4biに接続された第2ゲート回路12と、ユニット番号が設定されるユニット番号設定器9と、比較回路10と、優先判定回路14とを備えたユニット5iと、前記ユニット5iとは独立して設けられたユニット5jと、前記ユニット5jからのバンク番号を前記比較回路10に伝達するとともに前記ユニット5jからのアドレスを前記第2ゲート回路12に伝達し、前記ユニット5j及び前記第2ゲート回路12との間のデータ転送を行うシステムバスとを備え、前記比較回路10は前記システムバス上のバンク番号が前記ユニット番号設定器9に設定されたユニット番号と一致した場合には要求信号Bを出力し、前記優先判定回路14は、前記要求信号Bを受け付けた場合にはレデイ信号を出力し、前記ユニット5jは前記レデイ信号に応答して前記システムバス及び前記第2ゲート回路12を介して前記共用メモリ4biにアクセスすることを特徴とするマルチマイクロコンピュータ」(以下、引用例に記載された発明という。)が記載されていると認められる。 3.対比 本願発明と引用例に記載された発明を対比すると、引用例に記載された発明の「MPU1i」、「共用メモリ4bi」、「ユニット5i」、「ユニット5j」、「要求信号B」、「レデイ信号」及び「マルチマイクロコンピュータ」は、本願発明の「CPU」、「内部メモリ」、「第1のマイクロコンピュータ」、「第2のマイクロコンピュータ」、[HLDRQ信号」、「HLDAK信号」及び「マイクロコンピュータ」に対応し、同じく引用例に記載された発明の「MPUバス」は、それを介して「第2ゲート回路12」(後記するように本願発明の「バス制御部」の一部に対応する。)が共用メモリ4biに接続される「内部バス」である点で、本願発明の「内部DSTB信号バスと、内部R/W信号バスと、内部データバスと、内部アドレスバス」に一致し、引用例に記載された発明の「システムバス」は、「ユニット5j」からの情報を「第2ゲート回路12」と「優先判定回路14」(後記するように本願発明の「バス制御部」に対応する。)に転送する「外部バス」である点で、本願発明の「外部アドレスバスと、外部データバスと、外部R/W信号バスと、外部DSTB信号バス」に一致する。 さらに、引用例に記載された発明の「第2ゲート回路12」と「優先判定回路14」からなる部分は、「第2ゲート回路12」はMPUバスを介して共用メモリ4biに、またシステムバスを介してユニット5jにそれぞれ接続され、「優先判定回路14」は要求信号Bを受け付けた場合にはレデイ信号を出力するものであって、さらにユニット5jはレデイ信号に応答してシステムバス及び第2ゲート回路12を介して共用メモリ4biにアクセスするものであるから、本願発明の「バス制御部」に相当し、また引用例に記載された発明の「比較回路10」は、システムバス上のバンク信号により共用メモリ4biに対するアクセス要求であるか判定し、そうであれば要求信号Bを出力するものであるから、外部バス上の情報により内部メモリへのアクセス要求があるかを判定するアクセス要求判定手段であるという点で、本願発明の「アドレスデコーダ」に相当する。 したがって、両者は、 「CPUと、内部メモリと、内部バスと、前記内部バスを介して前記内部メモリに接続されたバス制御部とを備えた第1のマイクロコンピュータと、前記第1のマイクロコンピュータとは独立して設けられた第2のマイクロコンピュータと、前記第2のマイクロコンピュータからの情報を前記バス制御部に転送する外部バスと、前記外部バス上の情報が前記内部メモリへのアクセス要求を示している場合にはHLDRQ信号を出力するアクセス要求判定手段とを備え、前記バス制御部は、前記HLDRQ信号に応答してアクセス要求を受け付けた場合にはHLDAK信号を出力し、前記第2のマイクロコンピュータは前記HLDAK信号に応答して前記外部バス及び前記バス制御部を介して前記内部メモリにアクセスすることを特徴とするマイクロコンピュータ。」であることで一致し、次の点で相違する。 (相違点1) 本願発明の内部バス及び外部バスは、それぞれアドレスバス、データバス、R/W信号バス及びDSTB信号バスで構成されるものであるのに対して、引用例に記載された発明のものはそのような構成(特にDSTB信号バス)を備えていない点。 (相違点2) 本願発明のアクセス要求判定手段は、外部アドレスバス上のアドレスが内部メモリのアドレスを示している場合にはHLDRQ信号を出力するアドレスデコーダであって、第1のマイクロコンピュータの外部に設けられているのに対して、引用例に記載された発明のアクセス要求判定手段はシステムバス上のバンク信号がユニット番号設定器9に設定されたユニット番号と一致した場合に要求信号Bを出力する比較回路であって、ユニット5iの内部に設けられている点。 4.当審の判断 上記相違点について検討する。 (相違点1について) マイクロコンピュータの技術分野において、アドレスバス、データバス、R/W信号バス及びDSTB信号バスで構成されるバスを用いることは周知と認められるので、上記相違点1を格別のものと認めることはできない。 (相違点2について) 引用例に記載された発明は、一般的にn個のプロセッサを有するシステムを対象とし、共用メモリをバンク切り換えにより利用しているためにバンク信号によりアクセス要求の判定を行っていると考えられるものであるが、本願発明のように2個のマイクロコンピュータからなるシステムにおいて、一方のマイクロコンピュータから他方のマイクロコンピュータ内の共用メモリへのアクセスの判定をアドレスデコーダにより行うことは、一般に、アクセスするメモリが複数ある場合にどのメモリに対するアクセスかの判定をアドレスのデコードにより行うことは周知であることから、格別の創意を要することなく当業者がなし得たことであり、また、その際、アドレスデコーダを外付けすることも、例えば、特開昭60-116063号公報の1頁右下欄に従来例としてマイクロコンピュータの内部からのアドレス信号を外部のデコーダにてデコードすることが記載されているように周知と認められるから、結局、上記相違点2を格別のものと認めることはできない。 また、外付けにすれば、既存のマイクロコンピュータに付加できるという効果も、外付けという構成から一般的にもたらされるものであって、何ら格別のものとは認められない。 5.むすび 以上のとおりであるので、本願発明は、引用例に記載された発明および周知技術思想に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2001-01-04 |
| 結審通知日 | 2001-01-09 |
| 審決日 | 2001-01-22 |
| 出願番号 | 特願平3-170812 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 石井 茂和、久保 正典 |
| 特許庁審判長 |
徳永 民雄 |
| 特許庁審判官 |
久保田 健 山本 穂積 |
| 発明の名称 | マイクロコンピュータ |
| 代理人 | 京本 直樹 |
| 代理人 | 河合 信明 |
| 代理人 | 福田 修一 |