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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1034973 |
| 審判番号 | 審判1998-19027 |
| 総通号数 | 18 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1994-06-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-12-10 |
| 確定日 | 2001-04-11 |
| 事件の表示 | 平成 4年特許願第284984号「メモリコントローラユニット」拒絶査定に対する審判事件[平成 6年 6月28日出願公開、特開平 6-180986]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1、手続の経緯・本願発明の要旨 本願は、平成4年10月1日に出願されたものであって、その発明の要旨は、平成4年11月20日付け、平成8年5月1日付け及び平成11年1月8日付け手続補正書により補正された明細書および図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「命令制御ユニット、命令フェッチユニット、命令実行ユニット、I/O制御ユニット、およびメモリ制御ユニットを備えた中央処理装置において、前記メモリ制御ユニットはメモリ設定レジスタを備え、前記メモリ設定レジスタは、プログラムによりアレイサイズ、カラムサイズ、ローサイズ、およびリフレッシュ許可等のメモリ構成を設定され、前記メモリ設定レジスタに設定されたメモリ構成によりメモリ管理を行う手段を備えたことを特徴とする中央処理装置。」(以下、「本願発明」という) 2、引用例 これに対して、原審の拒絶の理由に引用された特開昭62-78640号公報(以下、「引用例1」という)及び特開平1-173492号公報(以下、「引用例2」という)には次の事項が記載されている。 引用例1には、 「複数のメモリユニットから構成される主記憶装置を制御する主記憶制御装置であって、この主記憶制御装置はアドレス信号を受けて各々のメモリユニットへのアドレス振り分けを行うアドレス振り分け装置と、可変タイミング信号発生回路を含むタイミング制御装置と、マイクロプログラム制御装置とから構成され、前記マイクロプログラム制御装置は初期設定時に複数の各メモリユニットからそのメモリユニットの記憶容量データとタイミング特性データを読み込みメモリユニットの実装状態を記憶すると共に、アドレス信号を受けて所定のメモリユニットをアクセスする場合、所定のメモリユニットのタイミング特性データに基づいて前記可変タイミング信号発生回路の時間定数を動的に制御するようにプログラムされていることを特徴とする主記憶制御装置。」(特許請求の範囲の欄)と記載され、 また、「電子計算機システムの立上げ時における初期設定時には、マイクロプログラム制御装置(16)が各メモリユニットからステータスバスST(24)を介してステータス信号(STーー)〜(STーー)を順次に読み込み、現在実装されているメモリユニットの実装状態、すなわち記憶容量とタイミング特性情報を情報送出線(18)を介してマッパー(20)に送出し、マッパー(20)のアドレス振り分け定数とタイミング特性定数を各メモリユニットに対応して設定する。すなわち、マッパー(20)がメモリアドレスMAを受信したとき、これをデコードしてメモリユニット選択信号SL1〜SLnの中のどの信号を有意にするかを決定する情報と、その特定されたメモリユニットに対応するタイミング特性情報、すなわち、アクセス時間をタイミング特性情報の通知線(22)を介してタイミング制御装置(14A)に知らせる情報がマッパーに書き込まれる。」(第4頁左上欄下から2行〜右上欄16行)と記載されている。 引用例2には、 「可変周期のリフレッシュ信号を発生するリフレッシュ信号発生回路と、このリフレッシュ信号を受けてDRAMのリフレッシュを行うメモリ制御回路と、前記DRAMをアクセスしつつ前記リフレッシュ信号発生回路を制御してリフレッシュ周期を漸次増加させ、このDRAMのアクセスに伴うメモリエラーが生じ始めるリフレッシュ周期を所定のマージン分短縮した値をこのDRAMのリフレッシュ周期として設定する制御手段とを備えたことを特徴とするDRAMのリフレッシュ方式。」(特許請求の範囲の欄)と記載され、 また、「CPU11は、レジスタ31に所定のビットパターンを設定し、リセット信号RSTでオアゲート36を介してカウンタ32をリセットしたのちこれに所定の初期値を設定することにより、リフレッシュ周期を設定する。カウンタ32の内容はクロック信号CKの周期でカウントアップされてゆき、その出力がレジスタ31に保持中の所定のビットパターンと一致すると一致検出回路34を構成するイクスクルーシーブノアゲート群の全ての出力がハイとなり、アンドゲート35から出力端子37にリフレッシュ信号が出力される。このリフレッシュ信号は、フリップ・フロップ33とオアゲート36を介してカウンタ32をリセットし、次のカウントアップが開始される。」(第3頁左上欄13行〜右上欄6行)と記載されてる。 3、対比 本願発明と引用例1に記載された発明とを対比すると、 引用例1に記載のマッパー(20)は、マイクロプログラム制御装置(16)によって出力される情報によって、メモリユニットの実装情報の定数が書き込み設定されると共にその設定定数に基づきメモリアドレスMAを所要のメモリユニットに振り分け、そのメモリユニットに対応するタイミング特性情報を通知線(22)上に出力するものであるから、このマッパー(20)は、本願発明の「メモリ設定レジスタ」に、また、引用例1に記載の複数のメモリユニットから構成される主記憶装置を制御する主記憶制御装置を有するCPUは、本願発明のメモリ制御ユニットを備えた中央処理装置にそれぞれ相当する。 してみれば、両者は、「メモリ制御ユニットを備えた中央処理装置において、前記メモリ制御ユニットはメモリ設定レジスタを備え、前記メモリ設定レジスタは、プログラムによりメモリ構成を設定され、前記メモリ設定レジスタに設定されたメモリ構成によりメモリ管理を行う手段を備えたことを特徴とする中央処理装置」である点で一致し、次の点で相違する。 相違点 (1)本願発明の中央処理装置は、命令制御ユニット、命令フェッチユニット、命令実行ユニット、I/O制御ユニットを備えているのに対し、引用例1に記載のものは、これらのユニットについての記載がない点。 (2)本願発明のメモリ設定レジスタは、アレイサイズ、カラムサイズ、ローサイズ、およびリフレッシュ許可等のメモリ構成を設定されるものであるのに対し、引用例1に記載のものは、メモリ容量およびアクセスタイミングを記憶しているものである点。 4、判断 上記相違点について検討するに、 相違点(1)について、 命令制御ユニット、命令フェッチユニット、命令実行ユニット、I/O制御ユニットを備えた中央処理装置は周知であるから、これらの各ユニットを中央処理装置に設けることは当業者が容易に想到し得る。 相違点(2)について、 アレイサイズ、カラムサイズ、ロ-サイズ、によりメモリを管理することは、当業者において周知の事項にすぎないものであり(例えば、特開平3-86994号公報、特開昭64-28754号公報等参照)、また、引用例2にはDRAMのリフレッシュについて記載されているから、これらの事項を引用例1に記載のマッパーに設定し、本願発明のごとく構成することは当業者が容易に想到し得るところである。 なお、BIOSによって、メモリ構成を設定することは周知(例えば、DOSVmagazine「特集2BIOSセットアップ入門」第1巻第8号通巻8号、平成4年8月1日発行、P.52〜72、 特開平3-62242号公報、特開平2-23440号公報等参照)である。 そして、本願発明のいろいろなDRAMに柔軟に対応できる等の作用効果も当業者の予測できる範疇のものである。 5、むすび したがって、本願発明は、引用例1、2に記載された発明及び周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2001-01-18 |
| 結審通知日 | 2001-01-30 |
| 審決日 | 2001-02-13 |
| 出願番号 | 特願平4-284984 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 漆原 孝治 |
| 特許庁審判長 |
松野 高尚 |
| 特許庁審判官 |
金子 幸一 吉見 信明 |
| 発明の名称 | メモリコントローラユニット |
| 代理人 | 豊田 正雄 |
| 代理人 | 豊田 正雄 |