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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1038895 |
| 審判番号 | 審判1998-13239 |
| 総通号数 | 19 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1997-05-16 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-08-24 |
| 確定日 | 2001-05-23 |
| 事件の表示 | 平成 7年特許願第282922号「ダイナミック型半導体記憶装置」拒絶査定に対する審判事件[平成 9年 5月16日出願公開、特開平 9-128966]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続きの経緯・本願発明 本願は、平成7年10月31日の出願であって、その請求項1に係る発明(以下「本願発明」という)は、平成13年2月8日付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものである。 「それぞれスイッチング用のトランジスタと容量素子とを備え行方向,列方向に配置され選択状態のとき記憶データを読出し伝達されたデータを書込む複数のメモリセルと、これら複数のメモリセルの各行それぞれと対応して設けられ選択レベルのとき対応する行のメモリセルそれぞれのスイッチング用のトランジスタをオンにしてこれらメモリセルを選択状態とする複数のワード線と、前記複数のメモリセルの各列それぞれと対応して設けられ対応する列の選択状態のメモリセルの読出しデータ及び書込み用データ,再書込み用データを伝達する複数のビット線対と、前記複数のワード線のうちの所定のワード線をアドレス信号に従って選択する行デコーダと、この行デコーダにより選択されたワード線を所定の電位の選択レベルに駆動するワード線ドライブ回路と、前記複数のビット線対それぞれと対応して設けられ対応するビット線に伝達された読出しデータ及び外部からの書込み用のデータを増幅して前記再書込み用データ及び書込み用データとして対応するビット線対に出力する複数のセンス増幅器とを有するダイナミック型半導体記憶装置において、 前記再書込み用データを対応するビット線対を通して選択状態のメモリセルに伝達しこのメモリセルに書込むとき、前記センス増幅器の高電位電源の電位を、第1の電位から該第1の電位よりも所定の電位だけ高い第2の電位へ変更するデータレベル拡大手段と、前記選択されたワード線の選択レベルを、行アドレス制御信号が活性化レベルでかつプリチャージ制御信号が不活性のレベルの期間にワード線の電位が選択レベルに立ち上がってからの第1の所定の期間と、前記行アドレス制御信号および前記プチャージ制御信号が共に不活性のレベルの期間にワード線の電位が選択レベルから非選択のレべルとなる前の所定の第2の期間には、前記第2の電位に対してメモリセルのスイッチングトランジスタのしきい値だけ高い第3の電位とし、さらに、前記第1の所定の期間と前記第2の所定の期間の間の期間は、前記ワード線の電位を前記第1の電位より低い第4の電位とする前記ワード線ドライブ回路とを有することを特徴とするダイナミック型半導体集積回路。」 2.引用文献 これに対して、当審の拒絶の理由に引用した特開平6-309871号公報(以下、「刊行物1」という。)には、以下の事項が記載されている。 「【産業上の利用分野】 本発明は低電源電圧を使用する高集積半導体メモリ装置に関し、中でも特に、メモリセルから読出されたデータの電圧を増幅し、データの読出しにより放電されたメモリセルのキャパシタを再充電するンスアンプ及び再充電回路に関するものである。」(段落番号1) 「例えば、64Mbiｔ級のダイナミックRAMにおいては、1.5V程度の低電源電圧を使用することが不可欠となっている。」(段落番号2) 「例えば、ダイナミックRAMにおいてメモリセルのストレージキャパシタにデータ“1”が記憶されている場合、センスアンプの動作によって一対のビット線がそれぞれ電源電圧と接地電圧とに遷移しつつ電荷配分が行われる。」(段落番号4) 「【0013】 図1に示す実施例回路は、パストランジスタ64、66とストレージキャパシタ65、67とからなるメモリセルと、n形MOSトランジスタ71、72、73から構成されるプリチャージ及び等化回路と、n形MOSトランジスタ68、69、70からなるn形ラッチ(n形センスアンプ)と、ｐ形MOSトランジスタ62、63からなるｐ形ラッチ(ｐ形センスアンプ)と、伝達ゲート74、75とを有している。これらの構成は、図4に示した回路構成と同様である。そして、n形ラッチのプルダウンノード77と接地電圧端との間に接続されるn形MOSトランジスタ70のゲートには、制御信号φ6が印加される。また、プリチャージ及び等化回路を構成するn形MOSトランジスタ71、72、73のゲートには共通に制御信号φ9が印加され、さらにn形MOSトランジスタ72、73に対しては基準電圧Vｒefが供給される。 【0014】 ｐ形ラッチは、読出動作後にはメモリセルのストレージキャパシタ65(67)を再充電するための再充電手段としての機能も有している。このｐ形ラッチを構成するｐ形MOSトランジスタ62、63の共通ソースノード76は、電源電圧プルアップ手段(第1プルアップ手段)として使用されるｐ形MOSトランジスタ50を通じて電源電圧Vcc端に接続されており、さらにこの共通ソースノード76は、昇圧電圧プルアップ手段(第2プルアップ手段)として使用されるｐ形MOSトランジスタ51を通じて昇圧電圧Vｐｐ端にも接続されている。電源電圧プルアップ用のｐ形MOSトランジスタ50のゲートは電源電圧プルアップ制御回路(第1プルアップ制御手段)80の出力を受けており、また、昇圧電圧プルアップ用のｐ形MOSトランジスタ51のゲートは昇圧電圧プルアップ制御回路(第2プルアップ制御手段)81の出力を受けている。」(段落番号13、14) 「【0018】 次に、図1に示した実施例と図3に示す動作状態のタイミング図とを参照して本発明による感知・増幅及び再充電動作について説明する。尚、ストレージキャパシタ65はデータ“1”を記憶しているものとする。 【0019】 行アドレスストローブ信号バーRASが論理“ロウ”のアクティブサイクルに入ると、選択されたワード線WL1が駆動されて電圧Vｐｐ+Vｔレベルになる。ここで、Vｐｐは図2に示した昇圧回路から出力される昇圧電圧であり、VｔはMOSトランジスタのしきい電圧である。このようにワード線WL1の電圧が上昇した後、ビット線BLとストレージキャパシタ65との間で時間ｔ6?ｔ7の間に電荷配分の動作が行われる。次いで、制御信号φ6が論理“ハイ”になると、n形MOSトランジスタ70がONとなることにより、n形MOSトランジスタ68、69が動作して感知動作が行なわれる。その後、時点ｔ8で制御信号φ7が論理“ロウ”にエネーブルされると電源電圧プルアップ制御回路80の出力ノード78が論理“ロウ”になり、それに従ってｐ形MOSトランジスタ50がONとなることにより、ビット線BLの電圧は上昇していく。そしてデータが読出される。 【0020】 その後、行アドレスストローブバーRASが論理“ハイ”になってプリチャージサイクルに入ると、制御信号φ7は論理“ハイ”にディスエーブルされ、これに同期して制御信号φ8は論理“ロウ”にエネーブルされる(時点ｔ9)。すると、昇圧電圧プルアップ制御回路81の出力ノード79が論理“ロウ”になってｐ形MOSトランジスタ51をONとする。したがって、昇圧電圧Vｐｐがｐ形MOSトランジスタ51のチャネルを通じてビット線BLに伝達される。 【0021】 電源電圧プルアップ制御回路80は、制御信号φ7が論理“ハイ”になった後には、出力ノード78が昇圧電圧Vｐｐのレベルにあるので、ｐ形センスアンプ62、63の共通ソースノード76が昇圧電圧Vｐｐレベルに上昇した場合でも、電源電圧プルアップ用のｐ形MOSトランジスタ50をOFFの状態に維持する。また、昇圧電圧プルアップ制御回路81は、所定の時間が経って制御信号φ8が論理“ハイ”になると、出力ノード79の電圧が昇圧電圧Vｐｐレベルとなるので、昇圧電圧プルアップ用のｐ形MOSトランジスタ51をOFFの状態に維持する。 【0022】 そして、メモリセルのストレージキャパシタ65に昇圧電圧Vｐｐレベルの再充電電圧が伝達された後には、選択されたワード線WL1の電圧は論理“ロウ”の状態になる(時点ｔ10)。また、以上の後にプリチャージ及び等化制御信号φ9が論理“ハイ”になってビット線BL及びビット線バーBLが基準電圧Vｒefにプリチャージ・等化される。」(段落番号18-22) なお、原文においては、「BL*」は、BLの上に横棒で記載されている。 上記記載及び第1図からみて、パストランジスタとストレージキャパシタはメモリセルを形成していると認められ、n形MOSトランジスタ68、69、70からなるn形ラッチ(n形センスアンプ)と、ｐ形MOSトランジスタ62、63からなるｐ形ラッチ(ｐ形センスアンプ)はセンスアンプを形成していると認められ、ワード線はワード線駆動回路によって駆動されているものと認められる。さらに、刊行物1に記載された発明におけるパストランジスタとストレージキャパシタとから構成されるメモリセルも行方向及び列方向に複数個存在することは明らかであり、該メモリセルが選択状態のときにメモリセルから記憶データを読み出し、伝達されたデータがある場合にはメモリセル内にそのデータを書き込むように制御されていることも明らかである。これら複数のメモリセルの各行それぞれと対応して設けられ、パストランジスタをオンとするためのワード線も当然複数設けられており、また、複数のメモリセルの各列それぞれと対応して設けられ、メモリセルの読出しデータ及び書込み用データ,再書込み用データを伝達するビット線対も当然複数設けられており、このビット線対の電位を増幅するセンスアンプもビット線対の数に応じて複数設けられている。そして、前記複数のワード線のうちの所定のワード線をアドレス信号に従って選択する行デコーダは当然備えられているものと認められる。 したがって、刊行物1には、 「それぞれパストランジスタとストレージキャパシタとを備え行方向,列方向に配置され選択状態のとき記憶データを読出し伝達されたデータを書込む複数のメモリセルと、これら複数のメモリセルの各行それぞれと対応して設けられ選択レベルのとき対応する行のメモリセルそれぞれのパストランジスタをオンにしてこれらメモリセルを選択状態とする複数のワード線と、前記複数のメモリセルの各列それぞれと対応して設けられ対応する列の選択状態のメモリセルの読出しデータ及び書込み用データ,再書込み用データを伝達する複数のビット線の対と、前記複数のワード線のうちの所定のワード線をアドレス信号に従って選択する行デコーダと、この行デコーダにより選択されたワード線を所定の電位の選択レベルに駆動するワード線駆動回路と、前記複数のビット線の対それぞれと対応して設けられ対応するビット線に伝達された読出しデータ及び外部からの書込み用のデータを増幅して前記再書込み用データ及び書込み用データとして対応するビット線の対に出力する複数のセンスアンプとを有するダイナミックRAMにおいて、 感知・増幅及び再充電動作のとき、共通ソースノードの電位を、VccからVccより高電位のVｐｐにする第1プルアップ制御手段、第2プルアップ制御手段と、 上記複数のワード線のうち、選択されたワード線の電圧レベルを制御信号φ9が論理”ロウ”でかつ当該ワード線が選択状態にある期間中は、選択された当該ワード線の電位をVｐｐ+Vｔとするワード線駆動回路を有するダイナミックRAM。」が記載されているものと認められる。(以下「刊行物1発明」という) 3.対比・判断 本願発明と刊行物1発明を比較する。 刊行物1発明の「パストランジスタ」は本願発明の「スイッチング用のトランジスタ」に相当し、以下同様に「ストレージキャパシタ」は「容量素子」に、「ワード線駆動回路」は「ワード線ドライブ回路」に、「センスアンプ」は「センス増幅器」に、「感知・増幅及び再充電動作のとき」は「再書込み用データを対応するビット線対を通して選択状態のメモリセルに伝達しこのメモリセルに書込むとき」に、「共通ソースノードの電位」は「センス増幅器の高電位電源の電位」に、「Vcc」は「第1の電位」に、「Vｐｐ」は「第2の電位」に、「第1プルアップ制御手段、第2プルアップ制御手段」は「データレベル拡大手段」に、「制御信号φ9」は「プリチャージ制御信号」に、「論理”ロウ”」は「不活性のレベル」に、「Vｔ」は「メモリセルのスイッチングトランジスタのしきい値」に、「Vｐｐ+Vｔ」は「第3の電位」に、「ダイナミックRAM」は「ダイナミック型半導体記憶装置」に相当するから、両者は、 「それぞれスイッチング用のトランジスタと容量素子とを備え行方向,列方向に配置され選択状態のとき記憶データを読出し伝達されたデータを書込む複数のメモリセルと、これら複数のメモリセルの各行それぞれと対応して設けられ選択レベルのとき対応する行のメモリセルそれぞれのスイッチング用のトランジスタをオンにしてこれらメモリセルを選択状態とする複数のワード線と、前記複数のメモリセルの各列それぞれと対応して設けられ対応する列の選択状態のメモリセルの読出しデータ及び書込み用データ,再書込み用データを伝達する複数のビット線対と、前記複数のワード線のうちの所定のワード線をアドレス信号に従って選択する行デコーダと、この行デコーダにより選択されたワード線を所定の電位の選択レベルに駆動するワード線ドライブ回路と、前記複数のビット線対それぞれと対応して設けられ対応するビット線に伝達された読出しデータ及び外部からの書込み用のデータを増幅して前記再書込み用データ及び書込み用データとして対応するビット線対に出力する複数のセンス増幅器とを有するダイナミック型半導体記憶装置において、 再書込み用データを対応するビット線対を通して選択状態のメモリセルに伝達しこのメモリセルに書込むとき、前記センス増幅器の高電位電源の電位を、第1の電位から該第1の電位よりも所定の電位だけ高い第2の電位へ変更するデータレベル拡大手段と、前記選択されたワード線の選択レベルを、前記第2の電位に対してメモリセルのスイッチングトランジスタのしきい値だけ高い第3の電位とする前記ワード線ドライブ回路とを有することを特徴とするダイナミック型半導体集積回路。」で一致し、以下の点で相違している。 相違点 ワード線ドライブ回路が、選択されたワード線の選択レベルを、本願発明では、「行アドレス制御信号が活性化レベルでかつプリチャージ制御信号が不活性のレベルの期間にワード線の電位が選択レベルに立ち上がってからの第1の所定の期間と、前記行アドレス制御信号および前記プチャージ制御信号が共に不活性のレベルの期間にワード線の電位が選択レベルから非選択のレべルとなる前の所定の第2の期間には、前記第2の電位に対してメモリセルのスイッチングトランジスタのしきい値だけ高い第3の電位とし、さらに、前記第1の所定の期間と前記第2の所定の期間の間の期間は、前記ワード線の電位を前記第1の電位より低い第4の電位」とするのに対し、刊行物1発明では、「プリチャージ制御信号(制御信号φ9)が不活性のレベル(論理”ロウ”)でかつ当該ワード線が選択状態にある期間中は、選択された当該ワード線の電位を、第2の電位(Vｐｐ)に対してメモリセルのスイッチングトランジスタのしきい値(Vｔ)だけ高い第3の電位(Vｐｐ+Vｔ)」とする点。 上記相違点について検討する。 RAS*(RASの上に横棒)(行アドレス制御信号)がロー(活性化レベル)でありワード線の電位が選択になってからの所定期間と、RAS*がハイ(不活性のレベル)でありワード線の電位が選択から非選択になる前の所定期間に、所定の電圧レベルとし、当該2つの所定期間の間の期間はVcc-Vｔhとすることは当業者に周知な技術事項であるから(特開平2-247892号公報参照)、刊行物1発明のワード線ドライブ回路(ワード線駆動回路)を本願発明の構成とすることは当業者が容易になし得たことである。 そして、本願発明の効果は、刊行物1発明及び周知な技術事項から予測できる程度のものである。 4.むすび したがって、本願の請求項1に係る発明は、上記刊行物1に記載された発明及び周知の技術事項に基いて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2001-03-06 |
| 結審通知日 | 2001-03-16 |
| 審決日 | 2001-03-29 |
| 出願番号 | 特願平7-282922 |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 大橋 隆夫、林 紘樹、堀田 和義 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
鈴野 幹夫 飯田 清司 |
| 発明の名称 | ダイナミック型半導体記憶装置 |
| 代理人 | 京本 直樹 |