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審決分類 審判 査定不服 発明同一 特許、登録しない。 H01L
管理番号 1039175
審判番号 審判1996-6213  
総通号数 19 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1994-03-18 
種別 拒絶査定不服の審決 
審判請求日 1996-04-30 
確定日 2001-02-07 
事件の表示 平成3年特許願第121801号「ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造」拒絶査定に対する審判事件(平成6年3月18日出願公開、特開平6-77438)について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 (出願の経緯・発明の要旨)
本願は、平成3年4月25日(優先権主張 1990年9月22日 大韓民国)に出願されたものであって、その発明の要旨は、平成7年7月4日付手続補正書によって補正された明細書及び図面の記載よりみて、その特許請求の範囲請求項1〜9に記載されたとおりの「不揮発性半導体メモリ装置の製造方法」にあるものと認められるところ、請求項1記載の発明(以下、第1発明という。)は下記のとおりである。
「ストレージセル領域と周辺回路領域とをもち、素子間分離のためのフィールド酸化膜を形成した半導体基板で、ストレージセル領域にはフローティングゲート形トランジスタからなるメモリセルを形成し、周辺回路領域にはMOSトランジスタを形成する不揮発性半導体メモリー装置の製造方法において、
前記基板上面に第1絶縁膜を形成した上に第1導電層を形成し、そしてストレージセル領域のワードライン方向に平行に配列され且つビットライン方向に伸張する第1マスクパタンを形成して露出した部分の第1導電層を選択蝕刻する第1工程と、
この第1工程後の基板上面に下部酸化膜と窒化膜と上部酸化膜とを順次形成してO-N-O絶縁層とする第2工程と、
この第2工程で形成されたストレージセル領域以外のO-N-O絶縁層を除去してから第2絶縁膜を形成する第3工程と、
この第3工程後の基板上面に第2導電層を形成する第4工程と、
周辺回路領域を覆い、そしてストレージセル領域ではワードライン方向に伸張し且つビットライン方向に平行に配列される第2マスクパタンを形成して、該ストレージセル領域中の露出した部分の前記第2導電層、O-N-O絶縁層、及び第1導電層を選択蝕刻し、該第1導電層をフローティングゲート、O-N-O絶縁層を誘電膜、第2導電層をコントロールゲートとしたメモリセルのパタンを形成する第5工程と、
ストレージセル領域を保護しておいて周辺回路領域の第2導電層を選択蝕刻して前記第2絶縁膜をゲート絶縁膜としたMOSトランジスタのゲートを形成する第6工程と、
を実施するようにしたことを特徴とする製造方法。」
(引用例)
原審における拒絶の理由において引用された、本願の出願の日前の他の出願であって、その出願後に公開された特願平2-40911号(平成2年2月23日出願、特開平3-245566号公報(平成3年11月1日公開)参照。)の願書に最初に添付した明細書又は図面(以下、「先願明細書」という。)には、「第2図並びに第3図は、本発明の一実施例に係わる不揮発性半導体記憶装置を・・・不揮発性メモリ装置に適用したものである。ここで、第2図は、前記不揮発性メモリ装置のチップ全体の平面概略図、第3図は、前記第2図のI-I’線に沿う断面図の一例であって、p型ウェル401が、メモリセルの複数のブロック、又は全てのメモリセルのブロックを含んで形成されているものである。なお、311はメモリセルマトリックス、312は周辺回路、313-1〜313-nはブロック、314は昇圧回路をそれぞれ示している。」(第5頁左下欄第16行〜右下欄第7行)及び「第4図(a)乃至(c)は、前記第3図の不揮発性メモリ装置の製造方法について詳細に示すものである。
まず、同図(a)に示すように、n型のシリコン基板400に、メモリセノレ領域のp型ウェル401と周辺回路領域のp型ウェノレ402をそれぞれ形成する。周辺回路領域のp型ウェル402には、さらにn型ウェル403を形成する。また、全面に100Å程度の第1のシリコン酸化膜404を成長させた後、続けて第1の多結晶シリコン層405を堆積形成する。次に、同図(b)に示すように、公知のフォトリソグラフィー技術を用いて、第1の多結晶シリコン層405のパターニングを行い、浮遊ゲート406となる領域に第1のシリコン酸化膜404及び第1の多結晶シリコン層405を残存させる。また、第1の多結晶シリコン層405上には、層間絶縁膜としてシリコン酸化膜とシリコン窒化膜との複合膜407を形成する。さらに、周辺回路領域に形成された複合膜407を除去した後、周辺回路におけるトランジスタのゲート絶縁膜となる第2のシリコン酸化膜408を成長させる。また、全面に第2の多結晶シリコン層409を堆積形成する。この後、公知のフォトリソグラフィー技術を用いて、メモリセル部のパターニングを行い、2層の多結晶シリコンを順次エッチングして自己整合した2層ゲート構造410を形成する。また、周辺回路領域では、第2の多結晶シリコン409をパターニングしてトランジスタのゲート411を形成する。次に、同図(c)に示すように、メモリセルのソース412、ドレイン413となるn+型領域を、例えばヒ素(As)をイオン注入することによって形成し、・・・」(第6頁左下欄第1行〜右下欄第12行)(以下、記載Aという。)が第2〜4図と共に記載されている。ところで、上記の記載Aには『浮遊ゲート406となる領域に第1のシリコン酸化膜404及び第1の多結晶シリコン層405を残存させる。』との記載が認められ、一見この時点で浮遊ゲートの四辺全てがパターニング形成されるかのように読みとれるが、『2層の多結晶シリコンを順次エッチングして自己整合した2層ゲート構造410を形成する。』なる記載によれば、この時点では第1の多結晶シリコン層405は第2の多結晶シリコン層409をパターニングして得られるコントロールゲート(ワードライン)の側面と一緒にエッチングされるのであるから、この時点では第1の多結晶シリコン層405はコントロールゲートの側面と同じ側面のみがエッチングされることとなる。よって、『浮遊ゲート406となる領域に第1のシリコン酸化膜404及び第1の多結晶シリコン層405を残存させる。』時点では、第1の多結晶シリコン層405はコントロールゲートの側面と垂直な方向のみがエッチングされると見るのが相当である。また、上記記載Aの『同図(b)に示すように、公知のフォトリソグラフィー技術を用いて、第1の多結晶シリコン層405のパターニングを行い、浮遊ゲート406となる領域に第1のシリコン酸化膜404及び第1の多結晶シリコン層405を残存させる。また、第1の多結晶シリコン層405上には、層間絶縁膜としてシリコン酸化膜とシリコン窒化膜との複合膜407を形成する。』なる記載においては、第1の多結晶シリコン層405のパターニングと層間絶縁膜の形成とでどちらの工程が先なのか一見不明であるが、もし、層間絶縁膜の形成工程が第1の多結晶シリコン層405のパターニング工程より先であるのなら、層間絶縁膜をそのままにして第1の多結晶シリコン層405のみパターニングしなければならないこととなるが、層間絶縁膜に何ら手を加えずに第1の多結晶シリコン層405のみパターニングすることは不可能である。よって、第1の多結晶シリコン層405のパターニング工程が層間絶縁膜の形成工程より先であることは明らかである。上記記載Aの『第1の多結晶シリコン層405上には、層間絶縁膜としてシリコン酸化膜とシリコン窒化膜との複合膜407を形成する。』なる記載から、一見複合膜407は第1の多結晶シリコン層405上のみに形成されるようにみえるが、『周辺回路領域に形成された複合膜407を除去した後』と周辺回路にも層間絶縁膜である複合膜が形成されることから見て、シリコン基板の全表面に複合膜407が形成されると見るのが相当である。上記記載Aの『この後、公知のフォトリソグラフィー技術を用いて、メモリセル部のパターニングを行い、2層の多結晶シリコンを順次エッチングして自己整合した2層ゲート構造410を形成する。』なる記載からは、2層の多結晶シリコンの間の複合膜はこの時点で自己整合的にエッチングされるのか否か不明であるが、上記記載Aの全記載から見て複合膜もこの時点で自己整合的にエッチングされると見るのが相当である。一般にエッチングのためにはエッチングされる領域以外の領域をマスク等を用いて保護すること及び素子間分離のためのフィールド酸化膜を必要とすることは明らかであり、また上記先願明細書記載の様な不揮発性メモリ装置においてはワードラインと直交する方向にビットラインが配置されているものである。してみると、上記先願明細書には、メモリセル領域と周辺回路領域とをもち、素子間分離のためのフィールド酸化膜を形成した半導体基板で、メモリセル領域にはフローティングゲート形トランジスタからなるメモリセルを形成し、周辺回路領域にはMOSトランジスタを形成する不揮発性メモリー装置の製造方法において、前記基板上面に第1のシリコン酸化膜を形成した上に第1の多結晶シリコン層を形成し、そしてメモリセル領域のワードライン方向に平行に配列され且つビットライン方向に伸張する第1マスクパタンを形成して露出した部分の第1導電層を選択蝕刻する第1工程と、この第1工程後の基板上面に酸化膜と窒化膜とを順次形成してO-N複合膜とする第2工程と、この第2工程で形成された周辺回路領域のO-N複合膜を除去してから第2のシリコン酸化膜を形成する第3工程と、この第3工程後の基板上面に第2の多結晶シリコン層を形成する第4工程と、周辺回路領域を覆い、そしてメモリセル領域ではワードライン方向に伸張し且つビットライン方向に平行に配列される第2マスクパタンを形成して、該メモリセル領域中の露出した部分の前記第2の多結晶シリコン層、O-N複合膜、及び第1の多結晶シリコン層を選択蝕刻し、該第1の多結晶シリコン層をフローティングゲート、O-N複合膜を誘電膜、第2の多結晶シリコン層をコントロールゲートとしたメモリセルのパタンを形成する第5工程と、メモリセル領域を保護しておいて周辺回路領域の第2の多結晶シリコン層を選択蝕刻して前記第2のシリコン酸化膜をゲート絶縁膜としたMOSトランジスタのゲートを形成する第6工程と、を実施するようにしたことを特徴とする不揮発性メモリー装置の製造方法が記載されているものと認められる。
(対比)
次に、本願第1発明と上記先願明細書記載の発明とを対比すると、上記先願明細書記載の発明の「メモリセル領域」、「第1のシリコン酸化膜」、「第1の多結晶シリコン層」、「第2のシリコン酸化膜」及び「第2の多結晶シリコン層」はそれぞれ本願第1発明の「ストレージセル領域」、「第1絶縁膜」、「第1導電層」、「第2絶縁膜」及び「第2導電層」に相当するから、本願第1発明と上記先願明細書記載の発明とは「ストレージセル領域と周辺回路領域とをもち、素子間分離のためのフィールド酸化膜を形成した半導体基板で、ストレージセル領域にはフローティングゲート形トランジスタからなるメモリセルを形成し、周辺回路領域にはMOSトランジスタを形成する不揮発性半導体メモリー装置の製造方法において、
前記基板上面に第1絶縁膜を形成した上に第1導電層を形成し、そしてストレージセル領域のワードライン方向に平行に配列され且つビットライン方向に伸張する第1マスクパタンを形成して露出した部分の第1導電層を選択蝕刻する第1工程と、
この第1工程後の基板上面に層間絶縁膜を形成する第2工程と、
この第2工程で形成されたストレージセル領域以外の層間絶縁膜を除去してから第2絶縁膜を形成する第3工程と、
この第3工程後の基板上面に第2導電層を形成する第4工程と、
周辺回路領域を覆い、そしてストレージセル領域ではワードライン方向に伸張し且つビットライン方向に平行に配列される第2マスクパタンを形成して、該ストレージセル領域中の露出した部分の前記第2導電層、層間絶縁膜、及び第1導電層を選択蝕刻し、該第1導電層をフローティングゲート、層間絶縁膜を誘電膜、第2導電層をコントロールゲートとしたメモリセルのパタンを形成する第5工程と、
ストレージセル領域を保護しておいて周辺回路領域の第2導電層を選択蝕刻して前記第2絶縁膜をゲート絶縁膜としたMOSトランジスタのゲートを形成する第6工程と、
を実施するようにしたことを特徴とする製造方法」の点で一致するが、層間絶縁膜の形成工程が、本願第1発明においては、下部酸化膜と窒化膜と上部酸化膜とを順次形成してO-N-O絶縁層を形成する工程であるのに対して、上記引用例記載の発明においてはシリコン酸化膜とシリコン窒化膜との複合層を形成する工程である点で両者は一応相違するものと認められる。
(検討)
そこで、前記相違点につき以下検討する。
不揮発性半導体メモリー装置において層間絶縁膜の形成工程として下部酸化膜と窒化膜と上部酸化膜とを順次形成してO-N-O絶縁層を形成する工程は、特開昭62-73774号公報、特開昭62-200755号公報、特開平2-188969号公報及び特開昭64-89372号公報に示すように周知であり、上記先願明細書記載の発明における層間絶縁膜の形成工程として下部酸化膜と窒化膜と上部酸化膜とを順次形成してO-N-O絶縁層を形成する工程を採用するか否かは単なる設計事項にすぎないものと認められる。したがって、上記相違点は実質的相違点とは認められない。
なお、審判請求人は、第2シリコン酸化膜形成時に保護膜を利用せず、工程が減少すると主張するが、請求項1には単に『この第2工程で形成されたストレージセル領域以外の層間絶縁膜を除去してから第2絶縁膜を形成する第3工程と』と記載されているのみであり、ストレージセル領域をマスクしないで第2シリコン酸化膜(第2絶縁膜ではなく)を形成するとは記載されていないのであるから、上記主張は特許請求の範囲に基づかない主張である。また、その他種々効果を主張するが、これらの効果はO-N-O膜が当然有する効果にすぎない。
(むすび)
本願第1発明は、上記先願明細書に記載された発明と同一であり、しかも、本願第1発明の発明者が上記先願明細書記載の発明の発明者と同一であるとも、また本願の出願時に、その出願人が上記他の出願の出願人と同一ではないから、特許法第29条の2第1項の規定により特許を受けることができない。そうである以上、他の発明について検討するまでもなく本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 1999-02-09 
結審通知日 1999-02-26 
審決日 1999-03-29 
出願番号 特願平3-121801
審決分類 P 1 8・ 161- Z (H01L)
最終処分 不成立  
前審関与審査官 池渕 立  
特許庁審判長 今野 朗
特許庁審判官 橋本 武
河口 雅英
発明の名称 ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造  
代理人 高月 猛  

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