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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1040541 |
| 審判番号 | 審判1999-1670 |
| 総通号数 | 20 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1992-08-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1999-02-04 |
| 確定日 | 2001-06-20 |
| 事件の表示 | 平成 3年特許願第 19567号「シフトレジスタ」拒絶査定に対する審判事件[平成 4年 8月26日出願公開、特開平 4-238198]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成3年1月18日の出願であって、その請求項1に係る発明は、平成12年7月28日付けの手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、「本願発明」という) 「 薄膜トランジスタによって構成されるシフトレジスタであって、 前段から供給される入力信号が与えられるCMOSトランジスタが設けられ、 その電源側およびグランド側にクロック信号入力用のMOSトランジスタがそれぞれ接続されている第1の回路ブロックと、 上記第1の回路ブロックの出力端子にその出力端子が接続されているCMOSトランジスタを有し、その電源側およびグランド側にクロック信号入力用のMOSトランジスタがそれぞれ接続されている第2の回路ブロックと、 上記第1および第2の回路ブロックの各出力端子にその入力端子が接続されているとともに、その出力端子が上記第2の回路ブロックとの入力端子に接続されているCMOSトランジスタよりなる第3の回路ブロックと、 上記第1〜第3の各回路ブロックの全ての電源側およびグランド側に直列にそれぞれ介設されたダイオード接続したMOSトランジスタと を具備したことを特徴とするシフトレジスタ。」 2.引用例 これに対して、当審は、平成12年5月1日付けで通知した拒絶の理由に以下の本願出願前に頒布された刊行物を引用した。 特開平2-34970号公報(以下、「引用刊行物1」という)、 特開平1-305615号公報(以下、「引用刊行物2」という)、 特開昭62-112297号公報(以下、「引用刊行物3」という)、 特開昭63-51716号公報(以下、「引用刊行物4」という)、 特開昭63-216369号公報(以下、引用刊行物5」という)、 特開昭63-37715号公報(以下、「引用刊行物6」という) そして「引用刊行物1」の第3頁左上欄第19行から同頁右上欄末行には「このように構成された電界効果型薄膜トランジスタを等価回路で示すと、第2図に示したようになり、Tｒ1、Tｒ2の2つのトランジスタが直列に継がっている。 次に、この電界効果型薄膜トランジスタの動作を説明する。 ・・・・・・このため、ドレイン領域11b近傍の電界強度は弱まり、耐圧は高くなる。また、リーク電流は、減少する。」が記載されている。(以下、「記載1A」という) また、「引用刊行物2」の第2頁左下欄第4行から同欄第9行には「しかしながら、第2図に示す回路を多結晶シリコン薄膜トランジスタ(以下、P-SiTFTと略す)で形成した場合、VDDを高くしていくとTFTのゲート、ソース間絶縁破壊電圧以下でも、ジュール熱により、TFTQ18が熱破壊することがわかった。」が記載されている。(以下、「記載2A」という) また、「引用刊行物3」の第3図には「前段から供給される入力信号が与えられる入力用クロックドインバータIV10と、 上記入力用クロックドインバータIV10の出力端子にその出力端子が接続されている帰還用のクロックドインバータIV12と、 上記入力用および帰還用のクロックドインバータの各出力端子にその入力端子が接続されているとともに、その出力端子が上記帰還用のクロックドインバータIV12との入力端子に接続されているCMOSトランジスタからなるインバータIV11からなるマスターフリップフロップ回路と、上記マスターフリップフロップ回路の後段に接続された上記マスタフリップフロップ回路と同様の構成のスレーブフリップフロップ回路からなる回路」が記載されており(以下、「マスター/スレーブフリップフロップ回路」という)、そして、第1頁右欄15行から第2頁左上欄第9行に「例えば、第3図に示すように、・・・・マスターフリップフロップ回路に・・・・スレーブフリップフロップ回路して用いてシフトレジスタの単位回路を構成することができる。」と記載されている。(以下、「シフトレジスタとマスタ/スレーブフリップフロップ回路」という) 「引用刊行物4」の第8図および第9図には「CMOSトランジスタによって構成されるラッチ回路であって、前段から供給される入力信号が与えられる第1のクロックドインバータ81と、 上記クロックドインバータ81の出力端子にその出力端子が接続されている第2のクロックドインバータ83と、 上記第1および第2のクロックドインバータの各出力端子にその入力端子が接続されているとともに、その出力端子が上記第2のクロックドインバータ83との入力端子に接続されているインバータ82とを具備し、 前記第1、第2のクロックドインバータ81,83は前段から供給される入力信号が与えられるCMOSトランジスタと、その電源側およびグランド側にクロック信号入力用のMOSトランジスタで構成されている、 ラッチ回路」が記載されている。(以下、「引用ラッチ回路」という) また、第5頁左下欄第5行から第10行には「第1図のラッチ回路は・・・このラッチ回路を2台用意してマスタスレーブフリップフロップを構成すれば、ゲート遅延がクロックドインバータ1段分のスタティック型フリップフロップが得られる。」と記載されている(以下、「ラッチ回路とフリップフロップ回路」という) 「引用刊行物5」の第1頁右欄第10行から第2頁左上欄第15行には「従来のMOS集積回路として、・・・・閾値電圧をイオン注入技術を用いて適当に定めることにより外部電源配線43と内部電源配線44の電圧差を所望の値に設定することが可能になる。」と記載されており(以下、「電圧低下の構成1」という)、さらに続けて同頁右上欄第7行にかけて「このMOS集積回路は以下の利点を有する。・・・・・それに伴ってMOSFETのチャンネル長が縮小してソースドレイン間耐圧が減少し、ホットキャリアの注入によりMOS集積回路の品質を低下させる恐れがあるが、内部電源電圧をMOSFETの寸法の縮小に比例させて低下させることにより定電解スケーリングを採用したことになり、かつ、同一装置内にTTL集積回路が設けられることがあっても、それと共通の5Vの外部電源を使用することができる。」と記載されている。(以下、「電圧低下の効果1」という) そして、図4(a)にはPチャンネルFETの場合、図4(b)にはNチャンネルFETが示されており、ドレインとゲートを接続して、MOSダイオードとして機能させて閾値電圧分低下させることが示されている。 「引用刊行物6」の第3頁第3行から同頁第10行には「従って、・・・MOSFET内の電界をホットキャリア効果が問題とならない様に弱くすることができる。」と記載されている。(以下、「電圧低下の効果2」という)、そして、図1には「インバータ回路において、ゲートが電源V1に接続されたハイレベル制限用のトランジスタMOSFET2がインバータトランジスタMOSFET3の電源VDD側に、ローレベル制限用のダイオード接続されたMOSFET4が前記インバータトランジスタMOSFET3の電圧源Vss側に直列に介設され、ハイレベルおよびローレベルを制限する」構成が示されている(第2頁左下欄第13行から第3頁左上欄第3行頁右下欄第行「 まず、入力端子13・・・間でしか変化しない。」参照)(以下、「電圧低下の構成2」という) 3.対比 A.引用刊行物4との対比 本願発明と「引用ラッチ回路」とを回路構成で対比すると、本願発明の第1の回路ブロック、第2の回路ブロックはクロックドインバータ81、クロックドインバータ83に対応し、第3の回路ブロックはインバータ82に対応する。 そして、次の点で相違する。 相違点1、 本願発明は薄膜トランジスタによって構成されるのに対し、「引用ラッチ回路」のMOSトランジスタは薄膜に特定していない点 相違点2, 本願発明はシフトレジスタであるのに対し、「引用ラッチ回路」はラッチ回路である点およびインバータ82がCMOSトランジスタでない点 相違点3、 本願発明は「上記第1〜第3の各回路ブロックの全ての電源側およびグランド側に直列にそれぞれ介設されたダイオード接続したMOSトランジスタ」を有するのに対し、「引用ラッチ回路」にはその構成がない点 4,当審の判断 上記相違点1について シフトレジスタ回路を薄膜トランジスタによって構成することは 例示するまでもなく本願出願前に知られていることである。 上記相違点2について 引用刊行物4の「ラッチ回路とフリップフロップ回路」の記載、引用刊行物3の「マスタ/スレーブフリップフロップ回路」、「シフトレジスタとマスタ/スレーブフリップフロップ回路」の記載に示されるように、ラッチ回路はシフトレジスタの基本構成である。 したがって、引用発明の「引用ラッチ回路」でシフトレジスタを構成することは適宜なし得るものと認められる。 また、インバータとしてCMOSトランジスタを用いる点は例示するまでもなく周知である。上記引用刊行物4においても、第5頁右上欄第18行から同頁左下欄第3行「・・第5図に示した回路が得られる。この回路は、N型トランジスタ5とP型トランジスタ6で構成されるインバータと、・・・・インバータとがたすきがけになっている構成を持つ。」と記載されている。 上記相違点3について 本願明細書の段落【0017】で 【発明の効果】 本発明は上述したように、TFTからなるシフトレジスタを構成する各回路ブロックにおける電源VDD側およびグランドGND側の全てのノードに、ダイオード接続したMOSトランジスタを直列に介設したので、内部転送の信号レベルをハイレベル側において上記ダイオード接続トランジスタのしきい値電圧分だけ低下させることができるとともに、ローレベル側においては上記しきい値電圧分だけ上昇させることができる。したがって、シフトレジスタを構成する各MOSトランジスタのゲートとドレインとの間、ゲートとソースとの間、およびドレインとソースとの間に印加される電圧の大きさを、外部から与えられる電圧の大きさよりも上記ダイオード接続トランジスタのしきい値電圧分だけ小さくすることができる。このため、プロセス変更を行うことなく高耐圧化を達成することができ、シフトレジスタの信頼性を向上させることができる。 と記載されているように、回路を構成しているTFTトランジスタのゲートとソース間電圧、ゲートとドレイン間電圧、ドレインとソース間電圧の低減によるトランジスタ破壊防止が直接的効果であり、その結果回路が耐圧を有するものである。 しかしながら、TFTトランジスタにおいて高耐圧化をするという技術的要請は「引用刊行物1」の「記載1A」、「引用刊行物2」の「記載2A」に記載されているように周知である。 そして、「引用刊行物1」には第2頁左上欄下から2行〜同頁右上欄第2行「ドレイン領域2bとゲート3が離れているため電界が高くなるのを防止して・・」と記載されるように、ドレイン近傍の電界とはゲートドレイン間電界でもある。 また、「引用刊行物2」にはゲートソース間絶縁破壊電圧があることが示されている。 また、「引用刊行物5」には、TFTではないが、ソースとドレイン間耐圧に関するものである。 したがって、ゲート-ソース間、ゲート-ドレイン間、ソース-ドレイン間の電圧を低減することでトランジスタの耐圧を向上できることは周知である。 そして、その手法として、上記「記載1A」において示されている第2図を参照すると、ダイオード接続されたMOSトランジスタを薄膜トランジスタに直列に介設することでTFTトランジスタのドレイン近傍の電界を低減することで、高耐圧化をはかることが示されている。また、上記「電圧低下の構成1」、「電圧低下の効果1」、「電圧低下の構成2」、「電圧低下の効果2」にも示されている。 したがって、本願発明の要請である耐圧化及びその基本手法は本願出願前に周知である。 そして「引用刊行物5」の「電圧低下の構成1」には電源側にダイオード接続されたMOSトランジスタを、「引用刊行物6」の「電圧低下の構成2」には電源供給ラインの電源Vss側に、電圧制限用のダイオード接続したMOSトランジスタを直列に介設してローレベルをMOSFET4のしきい値電圧VT4だけ上昇し、電圧源VDD側に直列に介設されたMOSFET2により電圧V1よりMOSFET2のしきい値電圧VT2だけハイレベルを低下させる構成が示されており、そして「電圧低下の効果1」、「電圧低下の効果2」の記載によれば、MOSトランジスタ素子の耐圧を上げ、MOSFET、MOS集積回路の信頼性をあげることが示されている。 上記引用刊行物5,6に記載のものは、ダイオード接続されたMOSトランジスタを電源側「および」グランド側にそれぞれ介設した構成、および回路ブロック「全てにそれぞれに」介設した構成が記載されていないが、引用刊行物6では、(ダイオード接続ではないが)電源VDD側の電位を制限するMOSトランジスタをも設け、電源VDD側「および」電源Vss(グランドに対応)側の両方に電位制限手段を設けることが示されている。 そして、電圧制限用素子を電源側「および」グランド側の「それぞれ」に直列に設けることは、様々な目的で一般に行われていることにすぎない。 例えば、特開昭62-208715号公報には、内部回路(CMOS LSI)の高電圧側、低電圧側の両方にそれぞれ第1、第2の分圧手段を備えることで、内部転送の信号レベルをハイレベル側において低下させ、ローレベル側においては上昇させ(第2頁左下欄第9行から第15行「このように・・・同じになるようにする。」参照)、その効果の一つとして、トランジスタの耐圧を低くすることができることがあげられている。そして、その第1,第2の分圧手段は、MOSダイオードと接合ダイオードの組み合わせの他、いずれもがMOSダイオードとする(請求項4)ことが記載されている。 本願発明の作用効果は、上記段落【0017】で記載されているように、トランジスタに印加されるゲートドレイン間、ゲートソース間電圧、ソースドレイン間電圧を制限させたことによるものであり、入力信号やクロック信号のハイ、ローレベルと電源のハイ、ローレベル及び各トランジスタの動作特性及び耐圧特性とに依存して決まるものであるから、一方のみに入れるか両方に入れるか、また、ダイオードの数をどのようにするか等は信号のロー、ハイレベルおよび電源レベルおよび各トランジスタの耐圧特性などに応じて適宜なし得る程度のことにすぎず、そして、上述したように、耐圧向上のための回路を電源供給ラインの上側または下側、または両方に介設するいずれの手法も周知慣用手段である。 よって、上記「引用ラッチ回路」をTFTで構成する際に高耐圧化のために、電源側「および」グランド側にダイオード接続されたMOSトランジスタを直列に介設することは当業者が容易になしえたものと認められる。 また、例えば特開昭57-10822号公報には、耐圧化のために電圧降下回路(ダイオードまたはダイオード接続されたMOSトランジスタ)を回路と電源間に直列に介設する構成が記載されており、そして、第3頁第10行から第17行に「なお、前述した電圧降下回路25は、各段の電源ラインに設ける方法、または、各回路電源から各段に分かれる前にまとめ設ける方法、さらにブロック毎に各所に設ける方法が考えられるが、前述した実施例では、電圧降下回路部の発熱による悪影響を回避するためブロック毎に電圧降下回路を設け、部分発熱を避けるようにしている。」と記載されている。 同様に、特開平1-303921号公報には、MOSトランジスタの耐圧のために電源と回路間にダイオードを直列に入れ、電圧を低下させた回路構成が記載されており、その第1図は耐圧化が必要な各回路段のそれぞれにダイオードを入れた実施例が、第3図には各回路段に分かれる前に入れた実施例が示されている。 したがって、回路段毎それぞれに、またはまとめて設けるか、回路ブロック毎各所に設けるかは、いずれも周知慣用の構成にすぎない。 請求人は意見書において「1つ1つのインバータに対してダイオード接続されたMOSトランジスタを電源供給ラインに挿入しているため、ある1つのダイオードが壊れた場合でも、全体として不良になることがない、という各刊行物の開示技術からは期待することのできない顕著で有利な作用効果も奏する」と、作用効果を主張している。 しかしながら、この作用効果は出願当初に記載されたものではなく、そして、安全もしくは信頼性担保のために、一つで対処せずに複数個で対処すること、全体ではなく各段または各ブロック毎に局所的に対処することは、特にシフトレジスタ固有のことではなく、各種構成において一般的に行われている周知慣用にすぎない。 したがって、各回路ブロック「全てにそれぞれに」介設することは当業者が適宜なしえたものと認められる。 5、むすび したがって、本願発明は、先に示した引用刊行物1-6に記載された発明及び周知慣用技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2001-04-02 |
| 結審通知日 | 2001-04-13 |
| 審決日 | 2001-04-27 |
| 出願番号 | 特願平3-19567 |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 和田 財太 |
| 特許庁審判長 |
馬場 清 |
| 特許庁審判官 |
村上 友幸 鈴野 幹夫 |
| 発明の名称 | シフトレジスタ |
| 代理人 | 船橋 国則 |