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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1042702 |
| 審判番号 | 審判1998-19078 |
| 総通号数 | 21 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-02-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1998-12-04 |
| 確定日 | 2001-07-26 |
| 事件の表示 | 平成 7年特許願第 83776号「半導体メモリへのデータの書込み方法および半導体メモリ」拒絶査定に対する審判事件[平成 8年 2月27日出願公開、特開平 8- 55473]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成7年4月10日(パリ条約による優先権主張1994年4月11日、米国)の出願であって、その請求項9に係る発明(以下、「本願発明」という)は、平成10年5月6日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項9に記載された次のとおりのものと認める。 「複数のYデコーダと、これらYデコーダに接続された出力を有する複数のプリデコーダと、これらプリデコーダの入力にアドレス信号を印加するための手段と、無効アドレス信号を上記プリデコーダの複数のものの他の入力に印加してYデコーダのブロックがともにイネーブルとされる手段とを含むダイナミックもしくはスタティック型の半導体メモリ」 なお、本願については、平成11年1月4日付けの手続補正がされたが、これは同日付けの補正の却下の決定により却下された。 2.引用例 これに対して、原査定の拒絶理由で引用された特開平4-311897号公報(平成4年11月4日出願公開。以下、「引用例」という)には、「本発明は、複数のセルに同時に書込動作を行うことのできる半導体記憶装置に関するもの」(公報第2頁左欄第16行乃至第17行)、「このアドレスデコーダ1は4ビットのアドレス信号A3…A0と、図示していないアドレスマスク信号発生手段から出力されるアドレスマスク信号M3…M0とに基づいて16(=24)個の選択信号Y1,…Y15のうちの少なくとも1個の選択信号を出力するものであり、4個のNANDゲート20,…23と、4個のORゲート40,…43と、8個のANDゲート60,…67と、16個のANDゲート80,…815とを備えている。アドレスマスク信号の各アドレスマスク値Mi(i=0,…3)は対応するビット値Aiがマスクされるかどうかを表しており、マスクされない場合はMi=1であり、マスクされる場合はMi=0の値をとる。 [0009]NANDゲート2i(i=0,…3)はアドレス信号のビット値Aiと対応するアドレスマスク値Miとに基づいて動作し、ORゲート4iはビット値Aiと対応するアドレスマスク値Miの反転値バーMiに基づいて動作する。したがってビット値Aiがマスクされない場合、すなわちMi=“1”の場合は、NANDゲート2i、ORゲート4iの出力は各々バーAi,Aiとなり、マスクされる場合はNANDゲート2i及びORゲート4iの出力は“1”となる。このようなNANDゲート20,…23の出力とORゲート40,…43の出力とを、ANDゲート60,…67及びANDゲート80,…815を用いて組合せることによって少なくとも1個の選択信号Yi(i=0,…15)がデコーダ1から出力される。すなわち、すべてのビット値Ai(i=0,…3)がマスクされない場合はアドレス信号A3…A0に応じたアドレスを選択する選択信号Yjがデコーダ1から出力される。ここで、jは j=A3・23+A2・22+A1・2+A0 と表される。 [0010]マスクされるビット値がある場合は、マスクされるビット値以外のビット値が同一である複数のアドレスを選択する選択信号がデコーダ1から出力される。例えば、ビット値A0がマスクされる場合、すなわちM0=0の場合は、2つの選択信号Yj,Yj1がデコーダ1から出力される。ここでj,j1は j=A3・23+A2・22+A1・2 j1=j+1 である。又、例えばビット値A0及びA1がマスクされる場合は、4つの選択信号Yj,Yj1,Yj2,Yj3がデコーダ1から出力される。ここでj,j1,j2,j3は各々 j=A3・23+A2・22 j1=j+1 j2=j+2 j3=j+3 である」(同第2頁右欄第43行乃至第3頁左欄第41行)が記載されている。また、図面第1図には、一方にアドレス信号(A3〜A0)を他方にアドレスマスク信号(M3〜M0)を入力するNANDゲート(20〜23)及びORゲート(40〜43)と、NANDゲート(20〜23)及びORゲート(40〜43)の出力を入力するANDゲート(60〜67)と、ANDゲート(60〜67)の出力を入力し選択信号(Y0〜Y15)を出力するANDゲート(80〜815)からなるアドレスデコーダの構成が記載されており、図面第2図には第1図のアドレスデコーダをYデコーダとして用いたDRAMの構成が記載されている。 よって引用例には、一方にアドレス信号(A3〜A0)を他方にアドレスマスク信号(M3〜M0)を入力するNANDゲート(20〜23)及びORゲート(40〜43)からなる前段の回路と、NANDゲート(20〜23)及びORゲート(40〜43)の出力を入力するANDゲート(60〜67)からなる中段の回路と、ANDゲート(60〜67)の出力を入力し選択信号(Y0〜Y15)を出力するANDゲート(80〜815)からなる後段の回路によりカラムアドレスデコーダを構成し、アドレスマスク信号によりアドレス信号をマスクしない場合には、アドレス信号に応じたアドレスを選択する選択信号を出力し、アドレスマスク信号によりアドレス信号をマスクする場合は、複数のアドレスを選択する選択信号を出力するカラムアドレスデコーダを備えたダイナミック型半導体メモリが記載されているものと認められる。 3.対比 そこで本願発明と引用例に記載された発明を対比すると、引用例の「NANDゲート(20〜23)及びORゲート(40〜43)からなる前段の回路と、NANDゲート(20〜23)及びORゲート(40〜43)の出力を入力するANDゲート(60〜67)からなる中段の回路」及び「ANDゲート(60〜67)の出力を入力し選択信号(Y0〜Y15)を出力するANDゲート(80〜815)からなる後段の回路」は、それぞれ本願発明の「複数のプリデコーダ」及び「複数のYデコーダ」に相当するので、両者は、 「複数のYデコーダと、これらYデコーダに接続された出力を有する複数のプリデコーダと、これらプリデコーダの入力にアドレス信号を印加するための手段と、制御信号を上記プリデコーダの複数のものの他の入力に印加してYデコーダのブロックがともにイネーブルとされる手段とを含むダイナミック型の半導体メモリ」 である点で一致し、本願発明では制御信号が無効アドレス信号であるのに対し、引用例記載発明では制御信号がアドレスマスク信号である点で相違する。 4.当審の判断 上記相違点について検討する。本願発明の無効アドレス信号と引用例記載発明のアドレスマスク信号の作用及び効果について検討すると、本願発明の無効アドレス信号も引用例記載発明のアドレスマスク信号も、該信号の入力により対応するアドレス信号を無効とし、Yデコーダのブロックを同時にイネーブルするものである。よって、本願の上書き用アドレス信号による格別の作用効果は認められないので、上記相違点は単なる設計的事項にすぎないものと認められる。 また、本願発明の効果は、引用例記載の発明の効果から容易に予測できる程度のものである。 なお請求人は審判請求書の「請求の理由」において、「本願発明は、ブロック書き込みを可能とするデコード方式のみに特徴があるのでなく、むしろ実際にブロック書き込みを行う際に生ずるブロック書き込みできるメモリセルの数の制限を解除することに特徴があります。つまり、本願発明は、センスアンプをイネーブルとしない状態においてブロック書き込みを行うことによって、上記の如き数の制限を解除するものであります」と主張しているが、請求項9には「センスアンプをイネーブルとしない状態においてブロック書き込みを行う」ための構成が記載されていないので、上記請求人の主張は請求項の記載に基づかないものであるので、採用することはできない。 5.むすび 本願発明は引用例に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2001-02-05 |
| 結審通知日 | 2001-02-16 |
| 審決日 | 2001-03-09 |
| 出願番号 | 特願平7-83776 |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
馬場 清 |
| 特許庁審判官 |
飯田 清司 斎藤 操 |
| 発明の名称 | 半導体メモリへのデータの書込み方法および半導体メモリ |
| 代理人 | 河宮 治 |
| 代理人 | 青山 葆 |