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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1047841 |
| 審判番号 | 不服2000-11628 |
| 総通号数 | 24 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1994-11-04 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-07-27 |
| 確定日 | 2001-10-18 |
| 事件の表示 | 平成 5年特許願第102788号「半導体記憶装置」拒絶査定に対する審判事件[平成 6年11月 4日出願公開、特開平 6-309869]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯、本願発明 本願は、平成5年4月28日に出願されたものであって、その請求項1に係る発明(以下、「本願発明」という。)は、平成12年8月17日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「電源電圧と該電源電圧より低い内部電圧を用いる半導体記憶装置において、 前記電源電圧に基づき前記内部電圧を発生する内部電圧発生回路と、 2つのビット線から構成されるビット線対と、 前記ビット線対のビット線と交差するワード線と、 第1の電極、第2の電極、及び制御電極を有し、該第1の電極が前記ビット線のいずれかに接続され、該制御電極が前記ワード線に接続されたトランジスタと、 一端が前記第2の電極に接続され、他端には前記内部電圧と接地電圧との間の電圧が与えられた容量とを有するメモリセルと、 第1の電極、第2の電極、及び制御電極を有し、該第1の電極が前記ビット線対の一方のビット線と接続され、該制御電極が他方のビット線と接続され、該第2の電極には前記電源電圧あるいは前記内部電圧が与えられるトランジスタを有し、該ビット線対を構成する2つのビット線間の電位差を増幅する増幅回路と、 前記ビット線対のビット線に接続されたPチャネル型MOSトランジスタで構成され、該Pチャネル型MOSトランジスタの制御電極に入力されるプリチャージ信号に応じて、該ビット線を前記内部電圧と前記接地電圧との間の電圧に設定するプリチャージ回路と、 前記電源電圧が与えられ、前記電源電圧あるいは、前記内部電圧より高い電圧で指示される第1の論理レベルまたは接地電圧で指示される第2の論理レベルを有する前記プリチャージ信号を発生するプリチャージ信号発生回路と、 を有することを特徴とする半導体記憶装置。」 2.引用例記載の発明 原査定の拒絶の理由に引用した特開昭63-94499号公報(以下、「引用例」という。)には、図面第1図及び第2図に関して、「すなわち、外部電源電圧Vcc(例えば、5V)が印加されるパッド24は、内部降圧電源回路22と周辺回路23とに接続されており、この内部降圧電源回路22の出力電圧がVL(例えば、3.7V)となる。この降圧された電圧VLは、メモリセルアレイ21と、ビット線プリチャージ用電源変換回路22aと、セルプレート用電源変換回路22bとに供給され、このビット線プリチャージ用電源変換回路22aおよびセルプレート用電源変換回路22bの出力電圧は、いずれもメモリセルアレイ21に供給され、その電圧値はVL/2である。」(公報第3頁左上欄第20行〜右上欄第10行目)と記載されており、また「第2図は、第1図に示した半導体記憶装置20の一部特にメモリセルアレイ部を詳細に示すもので、31は一列分に対応するメモリセルアレイである。この各メモリセルアレイ31内に行列状に配列されたダイナミック型のメモリセル32は、例えばそのしきい値電圧がVTである1個のスイッチング用のNチャンネル型MOSトランジスタ33と、1個の記憶用Nチャンネル型MOSキャパシタ34との直列接続から成るもので、この記憶用キャパシタ34の一端には、第1図に記載したセルプレート用電源変換回路22bからの出力VL/2が供給されるようになっている。」(公報第3頁右上欄第11行〜左下欄第2行目)と記載されており、また「上記スィッチング用トランジスタ33の一端は、ビット線BL35,BL(バー)36のどちらか一方に接続され(この実施例では、BL35に接続されている)、このトランジスタ33のゲート電極はワード線WL37に接続されている。ビット線BL35には、ビット線プリチャージ用Nチャンネル型トランジスタ38のドレイン電極が接続され、このトランジスタ38のソース電極には、上記ビット線プリチャージ用電源変換回路22aからの出力電圧VL/2が供給される。同様に、ビット線BL(バー)36にもビット線プリチャージ用Nチャンネル型トランジスタ39のドレイン電極が接続され、このトランジスタ39のソース電極には、上記ビット線プリチャージ用電源変換回路22aからの出力電圧VL/2が供給されている。さらに、トランジスタ38および39のゲート電極には、上記ビット線プリチャージ用制御信号Φが供給される。このビット線プリチャージ用制御信号Φは、周辺回路23によって制御されるものでその電圧は電源電圧Vccである。」(公報第3頁左下欄第5行〜右下欄第3行目)と記載され、また「これらの信号SAPおよびSAN(バー)は、共に周辺回路からの制御信号であり、SAN(バー)がVLから0[V]に変化した時に、SAPが0[V]からVLに変化するようになっている。すなわち、上記Pチャンネル型フリップフロップ部40は、電圧はVLで駆動されるようになっている。」(公報第3頁右下欄第18行〜第4頁左上欄第4行目)と記載されている。したがって、これらの記載と図面第1図および第2図の記載、そして図面第2図のビット線プリチャージ用制御信号(φ)の電圧レベルは電源電圧(Vcc)供給時以外のプリチャージの非動作時には接地電圧状態を取ることは明らかであるから、上記引用例には、 電源電圧(Vcc)と該電源電圧(Vcc)より低い内部電圧(VL)を用いる半導体記憶装置(20)において、 前記電源電圧(Vcc)に基づき前記内部電圧(VL)を発生する内部降圧電源回路(22)と、 2つのビット線(BL35,BL(バー)36)から構成されるビット線対と、 前記ビット線対のビット線と交差するワード線(WL37)と、 第1の電極、第2の電極、及び制御電極を有し、該第1の電極が前記ビット線(BL35)に接続され、該制御電極が前記ワード線(WL37)に接続されたスイッチング用Nチャンネル型MOSトランジスタ(33)と、 一端が前記第2の電極に接続され、他端には前記内部電圧と接地電圧との間の電圧(VL/2)が与えられた記憶用Nチャンネル型MOSキャパシタ(34)とを有するメモリセルと、 第1の電極、第2の電極、及び制御電極を有し、該第1の電極が前記ビット線対の一方のビット線(BL35)と接続され、該制御電極が他方のビット線(BL(バー)35)と接続され、該第2の電極には信号SAPとして前記内部電圧(VL)が与えられるトランジスタ(40a)を有し、該ビット線対を構成する2つのビット線(BL35,BL(バー)36)間の電位差を増幅するPチャンネル型フリップフロップ部40とNチャンネル型フリップフロップ部41と、 前記ビット線対のビット線(BL35)に接続されたNチャネル型MOSトランジスタ(38)で構成され、該Nチャネル型MOSトランジスタ(38)の制御電極に入力されるビット線プリチャージ用制御信号(φ)に応じて、該ビット線(BL35)を前記内部電圧と前記接地電圧との間の電圧であるVL/2に設定するプリチャージ回路と、 前記電源電圧(Vcc)が与えられ、前記電源電圧(Vcc)で指示される第1の論理レベルまたは接地電圧で指示される第2の論理レベルを有する前記ビット線プリチャージ用制御信号(φ)を発生する周辺回路(23)を有する半導体記憶装置、に関する発明が記載されている。 3.本願発明と引用例記載の発明との対比・判断 本願発明と上記引用例に記載されている発明とを対比すると、引用例に記載されている発明の「内部降圧電源回路」、「ワード線(WL37)に接続されたスイッチング用Nチャンネル型MOSトランジスタ(33)」、「記憶用Nチャンネル型MOSキャパシタ(34)」および「ビット線プリチャージ用制御信号(φ)」は、本願発明の「内部電圧発生回路」、「ワード線に接続されたトランジスタ」、「容量」および「プリチャージ信号」にそれぞれ相当し、上記引用例に記載されている「Pチャンネル型フリップフロップ部40とNチャンネル型フリップフロップ部41」はビット線間の電位差を増幅するものであるから本願発明の「増幅回路」に相当し、また、上記引用例に記載されている「周辺回路」はプリチャージ用制御信号を発生する機能を有しているものであるから本願発明の「プリチャージ信号発生回路」に相当するので、両者の発明は共に、 「電源電圧と該電源電圧より低い内部電圧を用いる半導体記憶装置において、 前記電源電圧に基づき前記内部電圧を発生する内部電圧発生回路と、 2つのビット線から構成されるビット線対と、 前記ビット線対のビット線と交差するワード線と、 第1の電極、第2の電極、及び制御電極を有し、該第1の電極が前記ビット線のいずれかに接続され、該制御電極が前記ワード線に接続されたトランジスタと、 一端が前記第2の電極に接続され、他端には前記内部電圧と接地電圧との間の電圧が与えられた容量とを有するメモリセルと、 第1の電極、第2の電極、及び制御電極を有し、該第1の電極が前記ビット線対の一方のビット線と接続され、該制御電極が他方のビット線と接続され、該第2の電極には前記内部電圧が与えられるトランジスタを有し、該ビット線対を構成する2つのビット線間の電位差を増幅する増幅回路と、 前記ビット線対のビット線に接続されたNチャネル型MOSトランジスタで構成され、該Nチャネル型MOSトランジスタの制御電極に入力されるプリチャージ信号に応じて、該ビット線を前記内部電圧と前記接地電圧との間の電圧に設定するプリチャージ回路と、 前記電源電圧が与えられ、前記電源電圧で指示される第1の論理レベルまたは接地電圧で指示される第2の論理レベルを有する前記プリチャージ信号を発生するプリチャージ信号発生回路と、 を有することを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。 ＜相違点＞ 本願発明では、プリチャージ回路をP型MOSトランジスタで構成しているのに対して、上記引用例に記載されている発明ではプリチャージ回路をN型MOSトランジスタで構成している点。 そこで、上記相違点について検討すると、プリチャージ回路をP型MOSトランジスタで構成し、該P型MOSトランジスタの制御電極に接地電圧を印加することで該P型MOSトランジスタをオン状態としてプリチャージ動作状態とし、該P型MOSトランジスタの制御電極に電源電圧を印加することで該P型MOSトランジスタをオフ状態としてプリチャージ動作を停止状態とすることは、例えば特開平2-308498号公報に示されるように従来周知の技術事項であるから、上記引用例のプリチャージ回路を構成するN型MOSトランジスタに代えてP型MOSトランジスタとして、該P型MOSトランジスタの制御電極に接地電圧を印加することで該P型MOSトランジスタをオン状態としてプリチャージ動作状態とし、該P型MOSトランジスタの制御電極に電源電圧を印加することで該P型MOSトランジスタをオフ状態としてプリチャージ動作を停止状態として本願発明のように構成することは当業者が容易に為し得る程度のものと認められる。 4.むすび 以上のとおりであるから、本願発明は上記引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第29条第2項の規定に該当し、特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2001-08-17 |
| 結審通知日 | 2001-08-21 |
| 審決日 | 2001-09-03 |
| 出願番号 | 特願平5-102788 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
鳥居 稔 山本 穂積 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 大西 健治 |