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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1050917
審判番号 不服2001-1086  
総通号数 26 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1997-04-22 
種別 拒絶査定不服の審決 
審判請求日 2001-01-25 
確定日 2001-12-21 
事件の表示 平成8年特許願第233597号「ダイナミック型RAM」拒絶査定に対する審判事件[平成9年4月22日出願公開、特開平9-106699]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯、本願発明
本願は、昭和60年11月22日に出願された特願昭60年261154号の一部を特許法第44条第1項の規定により、平成8年8月15日に特許出願されたものであって、その請求項1に係る発明は、平成13年2月22日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものと認める(以下、「本願発明」という。)。
「一対の電極を有する情報保持キャパシタと、前記キャパシタの一方の電極に結合されたソースードレイン経路を有するアドレス選択用MOSFETとを含むメモリセルと、
電源電位及び基準電位を受けてその出力端子からバイアス電圧を出力する電圧発生回路と、
前記キャパシタの他方の電極であるプレート電極への前記バイアス電圧の供給/非供給を制御するための手段と、
前記供給/非供給を制御するための手段が前記プレート電極へ前記バイアス電圧を非供給状態とされたときに前記プレート電極に任意の電圧を半導体チップ外から供給するための電極とを備えるダイナミック型RAMであって、
前記プレート電極は、前記ダイナミック型RAMが形成される半導体基板の主面の上に形成され、
前記電圧発生回路は、
その一端に前記電源電位が供給される第1の抵抗手段と、
前記第l抵抗手段の他端にそのゲート及びドレインが共通接続された第1導電型の第1MOSFETと、
前記第1MOSFETのソースにそのソースが接続された第2導電型の第2MOSFETと、
前記第2MOSFETのゲート及びドレインにその一端が接続され、その他端には基準電位が供給される第2抵抗手段と、
そのゲートが前記第1MOSFETの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記電源電位を受け、そのソースが前記出力端子に接続される第1導電型の第1出力MOSFETと、
そのゲートが前記第2MOSFETの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位を受け、そのソースが前記出力端子に接続される第2導電型の第2出力MOSFETとを有し、
前記電源電位と前記基準電位との実質的に中間電位とされる前記バイアス電圧を前記出力端子から出力することを特徴とするダイナミック型RAM。」

2.引用例記載事項
これに対して、原査定の拒絶の理由に引用された特開昭60-103587号公報(以下、「引用例1」という。)には、発明の技術的背景として、「現在、上記欠陥品を仕分けするために、種々のストレス印加試験を行なっており、…出荷前にスクリーニングを行なうことができる。」(第2頁右上欄第10行〜同頁左下欄第2行)と記載され、発明の目的として、「本発明は上記の事情に鑑みてなされたもので、メモリセルの動作が動作電源の瞬時変動の影響を受け難いとかメモリセルのMOSキャパシタの薄い酸化膜の劣化や破壊が防止されるなどの利点を残しながら、スクリーニングを効果的、高能率的に行うことが可能な半導体記憶装置のメモリセルキャパシタ電圧印加回路を提供するものである。」(第2頁左下欄第17行〜同頁右下欄第4行)と記載され、実施例のダイナミック型LSIメモリの説明として、「第1図はダイナミック型LSIのメモリの一部を示しており、1… はそれぞれメモリセルアレイにおけるダイナミック型メモリセルであって、それぞれたとえば1個のMOSトランジスタ2と1個のMOSキャパシタ3とが直列接続されている。上記MOSトランジスタ2の一端(ドレイン)はビット線4に接続され、そのゲートは行選択線5に接続されており、MOSキャパシタ3の一端(酸化膜上の電極)は共通接続されている。一方、Vcrは前記MOSキャパシタ3の一端に通常動作時に印加すべき1/2Vccとか接地電圧Vssなどの低い電圧、Vccは通常の電源電圧、φはメモリの通常動作時にはハイレベルとなりスクリーニング中はロウレベルになる制御信号、φバーは上記φとは逆相の制御信号であり、これらは切換回路6に供給される。この切換回路6において、7および8はそれぞれNチャンネルエンハンスメント型のMOSトランジスタであり、それぞれの一端は共通に前記メモリセル1…の各MOSキャパシタ3の共通接続点に接続されており、それぞれの他端は対応して前記Vcp電圧、Vcc電圧が印加され、それぞれのゲートは対応して前記制御信号φ、φバーが印加される。」(第2頁右下欄第16行〜第3頁左上欄第18行)と記載され、メモリセル1の構造を示す第1図に関連して、「前記メモリセル1…の各MOSキャパシタ3は、その酸化膜上の電極26に前記低い電圧Vcpとして1/2Vccが印加される場合にはこの1/2Vcc電圧によってMOSキャパシタ下面の半導体層表面が強い反転状態となり得るので…よい。」(第3頁右上欄第4〜10行)と記載されている。
上記「ダイナミック型LSIのメモリ」が、電源電圧VccをLSI外から供給することは明らかであり、また、1/2Vcc電圧を得るのに電源電圧Vccから1/2Vcc電圧を発生する電圧発生回路を備えることも自明である。
したがって、これらの記載及び第1、2図の記載から、引用例1には、
ゲートが行選択線5に接続されたソース-ドレイン経路を有するMOSトランジスタ2と一対の電極を有するMOSキャパシタ3の一方の電極とが接続されたダイナミック型メモリセル1と、電源電圧Vccから1/2Vcc電圧を発生する電圧発生回路と、MOSキャパシタ3の他方の電極26への1/2Vcc電圧の供給/非供給を制御するMOSトランジスタ7とを備え、上記MOSトランジスタ7がオフし他方の電極26に1/2Vcc電圧が非供給状態とされたときに、他方の電極26にストレス印加のための試験電圧(電源電圧Vcc)をMOSトランジスタ8を介してLSI外から供給するダイナミック型LSIメモリであって、上記他方の電極26は、ダイナミック型LSIメモリが形成される半導体の表面の酸化膜上に形成されたダイナミック型LSIメモリ
が記載されていると認められる。
同じく引用された特開昭57-20991号公報(以下、「引用例2」という。)には、ダイナミックランダムアクセスメモリに関して、「センスアンプ間のマージンのバラツキが大ければ意味がない。バラツキの原因としてはセル容量のバラツキ…等がある。」(第1頁右下欄第10〜18行)と記載され、従来のマージン測定に関して、「セルレベルのみを直接変化させてセンスアンプマージンのチェックを行なうことは不可能なため、従来電源レベルを…変化させて間接的にセルレベルを変化させて評価を行なっていた。第1図、第2図にこの原理を示す。」(第2頁左上欄第5〜10行)と記載されている。
これらの記載及び第1、2図から、引用例2には、
ダイナミック型RAMにおいて、メモリセルのプレート電極に値を変えた試験電圧を印加してメモリセルを評価すること
が記載されており、さらに、「VDDを変化させることはセルレベルを変えると同時に他の回路…の電源電圧も変わっているため大きな変化を与えた場合これらのマージンの動作が不安定となり、…セルレベルを大巾に変えることはできない。」(第2頁左下欄第14〜19行)なる記載から、
試験電圧として他の回路に共通の電源電圧VDDを使用すると、他の回路の電源電圧VDDも変化することになり、動作が不安定になること
も記載されている。
同じく引用された特開昭57-157315号公報(以下、「引用例3」という。)には、第3図の中間電圧発生回路の説明として、「MOSTQ1は、ドレインが電源線VDDに、ソースが出力端子N1に、ゲートが端子N2にそれぞれ接続される。MOSTQ2は、ドレインが接地線GNDに、ソースが出力端子N1に、ゲートが端子N3にそれぞれ接続されている。また出力端子N1が中間電圧出力端子である。…第1の定電圧発生回路1は、ドレイン及びゲートを端子N2に、またソースを端子N4にそれぞれ接続したn型のMOSTQ3…から構成される。第2の定電圧発生回路2は、ドレイン及びゲートを端子N3に、またソースを端子N4にそれぞれ接続したp型のMOSTQ4…から構成される。」(第3頁右上欄第15行〜同頁左下欄第15行)と記載され、第4図の中間電圧発生回路の説明として、「第4図…の回路は第3図の回路に新たにバッファの容量C1及びC2が加わった回路である。」(第4頁左下欄第15〜17行)と記載され、第5図の中間電圧発生回路の説明として、「第5図…の回路は、第4図の回路のうち…負荷用MOSTQ5及びQ6のかわりに高抵抗値をもつ負荷の抵抗R1及びR2を接続し…ており、それ以外はすべて第4図の回路と同じ構成をもつ。」(第4頁右下欄第8〜15行)と記載されている。
これらの記載及び第5図から、引用例3には、
その一端に電源電位(VDD)が供給される第1の抵抗手段(R1)と、前記第l抵抗手段(R1)の他端にそのゲート及びドレインが共通接続された第1導電型(n型)の第1MOSFET(Q3)と、前記第1MOSFET(Q3)のソースにそのソースが接続された第2導電型(p型)の第2MOSFET(Q4)と、前記第2MOSFET(Q4)のゲート及びドレインにその一端が接続され、その他端には基準電位(GND)が供給される第2抵抗手段(R2)と、そのゲートが前記第1MOSFET(Q3)の共通接続されたゲート及びドレインの出力により制御され、そのドレインに電源電位(VDD)を受け、そのソースが出力端子(N1)に接続される第1導電型(n型)の第1出力MOSFET(Q1)と、そのゲートが前記第2MOSFET(Q4)の共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位(GND)を受け、そのソースが前記出力端子(N1)に接続される第2導電型(p型)の第2出力MOSFET(Q2)とを有し、前記電源電位(VDD)と前記基準電位(GND)との実質的に中間電位とされる電圧を前記出力端子(N1)から出力する電圧発生回路
が記載されていると認められる。

3.本願発明と引用例1に記載された発明との対比
本願発明(以下、「前者」という。)と引用例1に記載された発明(以下、「後者」という。)とを対比すると、後者の「ゲートが行選択線5に接続されたMOSトランジスタ2」、「MOSキャパシタ3」、「ダイナミック型メモリセル1」、「電源電圧Vccから1/2Vcc電圧を発生する電圧発生回路」、「他方の電極26」、「ダイナミック型LSIメモリ」、「半導体の表面」は、前者の「アドレス選択用MOSFET」、「情報保持キャパシタ」、「メモリセル」、「電源電位及び基準電位を受けてその出力端子からバイアス電圧を出力する電圧発生回路」、「プレート電極」、「ダイナミック型RAM」、「半導体基板の主面」にそれぞれ相当し、後者の「MOSトランジスタ7」は、その機能からみて、前者の「前記キャパシタの他方の電極であるプレート電極への前記バイアス電圧の供給/非供給を制御するための手段」に相当している。
よって、両者の一致点、相違点は次のとおりである。
[一致点]
「一対の電極を有する情報保持キャパシタと、前記キャパシタの一方の電極に結合されたソースードレイン経路を有するアドレス選択用MOSFETとを含むメモリセルと、電源電位及び基準電位を受けてその出力端子からバイアス電圧を出力する電圧発生回路と、前記キャパシタの他方の電極であるプレート電極への前記バイアス電圧の供給/非供給を制御するための手段とを備え、前記供給/非供給を制御するための手段が前記プレート電極へ前記バイアス電圧を非供給状態とされたときに前記プレート電極に電圧を半導体チップ外から供給するダイナミック型RAMであって、前記プレート電極は、前記ダイナミック型RAMが形成される半導体基板の主面の上に形成されたダイナミック型RAM」である点。
[相違点]
(1)前者は、試験電圧として任意の電圧を半導体チップ外から供給する電極を備えるのに対して、後者は、試験電圧として電源電圧Vccを用いており、任意の電圧を半導体チップ外から供給する電極を備えていない点。
(2)前者は、電圧発生回路が、その一端に前記電源電位が供給される第1の抵抗手段と、前記第l抵抗手段の他端にそのゲート及びドレインが共通接続された第1導電型の第1MOSFETと、前記第1MOSFETのソースにそのソースが接続された第2導電型の第2MOSFETと、前記第2MOSFETのゲート及びドレインにその一端が接続され、その他端には基準電位が供給される第2抵抗手段と、そのゲートが前記第1MOSFETの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記電源電位を受け、そのソースが前記出力端子に接続される第1導電型の第1出力MOSFETと、そのゲートが前記第2MOSFETの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位を受け、そのソースが前記出力端子に接続される第2導電型の第2出力MOSFETとを有し、前記電源電位と前記基準電位との実質的に中間電位とされる前記バイアス電圧を前記出力端子から出力するものであるのに対して、後者に、そのような電圧発生回路は記載されていない点。

4.当審の判断
相違点(1)について。
引用例2に、ダイナミック型RAMにおいて、メモリセルのプレート電極に値を変えた試験電圧を印加してメモリセルを評価すること、試験電圧として他の回路に共通の電源電圧VDDを使用すると、他の回路の電源電圧VDDも変化することになり、動作が不安定になることが記載されており、また、半導体チップ外から任意の試験電圧を印加する電極を設けることも周知であるから(例えば特公昭60-1720号公報参照。)、後者において、試験電圧として任意の電圧を供給するべく、任意の電圧を半導体チップ外から供給する電極を設けるようにすることは、当業者が容易になし得たことである。
相違点(2)について。
引用例3に、その一端に電源電位が供給される第1の抵抗手段と、前記第l抵抗手段の他端にそのゲート及びドレインが共通接続された第1導電型の第1MOSFETと、前記第1MOSFETのソースにそのソースが接続された第2導電型の第2MOSFETと、前記第2MOSFETのゲート及びドレインにその一端が接続され、その他端には基準電位が供給される第2抵抗手段と、そのゲートが前記第1MOSFETの共通接続されたゲート及びドレインの出力により制御され、そのドレインに電源電位を受け、そのソースが出力端子に接続される第1導電型の第1出力MOSFETと、そのゲートが前記第2MOSFETの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位を受け、そのソースが前記出力端子に接続される第2導電型の第2出力MOSFETとを有し、前記電源電位と前記基準電位との実質的に中間電位とされる電圧を前記出力端子から出力する電圧発生回路が記載されており、上記引用例3に記載された事項を後者の電源電圧Vccから1/2Vcc電圧を発生する電圧発生回路に適用して、前者の構成とすることは、当業者が容易になし得たことである。

5.まとめ
以上のとおりであるので、本願発明は、引用例1〜3に記載された発明及び周知の技術事項に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2001-10-11 
結審通知日 2001-10-16 
審決日 2001-10-30 
出願番号 特願平8-233597
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 広岡 浩平和田 財太  
特許庁審判長 斎藤 操
特許庁審判官 山本 穂積
石川 正二
発明の名称 ダイナミック型RAM  
代理人 徳若 光政  

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