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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F |
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管理番号 | 1054286 |
審判番号 | 審判1998-9605 |
総通号数 | 28 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 1995-11-10 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 1998-06-18 |
確定日 | 2002-02-15 |
事件の表示 | 平成6年特許願第111675号「マイクロプロセッサのメモリ情報読込装置及び読込方法」拒絶査定に対する審判事件[平成 7年11月10日出願公開、特開平7-295893]について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯・本願発明 本願は、平成6年4月28日の出願であって、その請求項1に係る発明は、平成13年11月12日付の手続補正書で補正された特許請求の範囲の請求項1に記載されたとおりの次のものと認める。(以下、「本願発明」という。) 「マイクロプロセッサと、このマイクロプロセッサを動作させるための情報データを複数のブロックに分割して記憶するメモリ手段と、このメモリ手段に記憶されている前記情報データを読み出して前記マイクロプロセッサに読み込ませる読込手段とを備え、前記読込手段にはメモリ手段から読み出した情報データを前記ブロックごとに異なる所定の規則で変換するデータ変換回路を備え、前記データ変換回路は、前記情報データのアドレスに対応した複数のデータが記憶される内部メモリと、データ変換用として設定されたデータが記憶されるレジスタと、前記情報データのアドレスに対応して前記内部メモリから読み出したデータと前記レジスタの前記情報データの読み込み中に前記メモリ手段の各ブロック毎に変更されるデータとを論理演算してデータ変換用のデータを作成する論理回路と、この論理回路から出力されるデータに基づいてメモリ手段から読み出した情報データをデータ変換する論理回路と、前記メモリ手段から読み出した情報データとデータ変換した情報データとを前記アドレスに対応して選択するデータ切替回路とを備えることを特徴とするマイクロプロセッサのメモリ情報読込装置。」 2.引用例 これに対して、当審における、平成13年9月14日付けで通知した拒絶理由に引用した特開昭63-145532号公報(以下、「引用刊行物1」という。)には、次の事項が記載されている。 (1)「(産業上の利用分野) 本発明はプログラム、データ等のデジタル情報を容易に模倣することができない模倣防止機能付プロセッサに関する。 (従来の技術) プロセッサに所望の処理をおこなわせるためには当然のことながらプログラムのようなソフトウェアが必要である。近年このソフトウェアの開発には莫大な費用、労力、時間が必要であり、コスト的に製品全体に対してかなりの比重をしめるようになっている。しかるにソフトウェアのコピーは極めて容易であり、不正にソフトウェアをコピーする者があとをたたない。苦労してソフトウェアを開発して新製品を売り出すと、1〜2ヶ月後にはそっくり同じ機能の模倣品が出現するというのが現状である。したがって開発メーカは模倣を防止するために様々な工夫をしている。」(第3頁右下欄第6行目乃至第4頁左上欄第3行目) (2)「(実施例) 本発明の第1の実施例による模倣防止機能付プロセッサを第1図に示す。CPU10を動かすプログラムデータ等のデジタル情報は外部ROM11に格納されている。外部ROM11のデジタル情報は変換回路12により変換される。この変換回路12は多数種類の変換式により外部ROM11からのデジタル情報を変換することができるように構成されている。どの変換式により変換するかは内部のRAM13からの鍵情報に基づいて選択される。このRAM13には、CPU10から外部ROM11へのアクセスアドレスADの一部のアドレスADが入力される。RAM13は電池14によりバックアップされている。なおCPU10から変換回路12には読出制御信号RDが出力されている。これによってCPU10は変換回路12からデータDTの読出タイミングを制御している。また変換回路12は制御信号CTによりRAM13を制御している。 変換回路12は、例えばゲートアレイ又はPLAにより構成され、多数の変換式により入力したディジタルコードを変換することができる。ゲートアレイを用いれば高速変換可能であり望ましい。変換回路12の変換式を決定した後、これら変換式を考慮して、RAM13および外部ROM11の内容を決定し格納する。すなわちあるアドレスについて外部ROM11のそのアドレスの内容を、RAM13のそのアドレスの鍵情報により選択された変換式により変換すれば、CPU10に入力されるべき正しいデジタル情報になるようにRAM13および外部ROM11の内容を決定する。これを各アドレスについて定め格納する。」(第5頁左上欄第7行目乃至右上欄第19行目) (3)「本発明の第10の実施例による模倣防止機能付プロセッサを第11図に示す。本実施例は第1図に示す第1の実施例に、鍵情報をラッチするためのラッチ20を加えたものである。このラッチ20のデータ入力端はCPU10と変換回路12の間のデータラインから分岐したデータラインが接続されており、データ出力端は変換回路12のデータ入力端に接続されている。ラッチ20はデータ入力端から入力するデジタル情報をCPU10からの制御信号φに応じて鍵情報としてラッチする。CPU10からの制御信号φの出力タイミングにより、ラッチ20は、変換回路12からのデジタル情報またはCPU10からのデジタル情報をラッチする。すなわち、制御信号φを所定のタイミングにより出力することにより、外部ROM11から出力されるデータDTを変換回路12で変換した後のデジタル情報を鍵情報としてラッチ20にラッチする。または制御信号φを別のタイミングで出力することにより、CPU10から出力されるデジタル情報を鍵情報としてラッチ20にラッチする。変換回路12ではラッチ20から出力される鍵情報に応じて定められる変換ルールに従って外部ROM11からのデータDTを変換する。 本実施例による模倣防止機能付プロセッサの動作例を第12図に示す。全ての動作を複数の処理A〜Nに分け、各処理A〜Nの間にラッチ処理が挿入されるようにプログラムが作られている。先ずラッチ20に鍵情報Aをラッチしてラッチ20を初期化する(ステップ51)。次に処理Aを行なう(ステップ52)が、この処理Aでは外部ROM11からのデータDTはラッチ20にラッチされた鍵情報Aにより定まる変換ルールAにより変換回路12で変換される。処理Aで実行するプログラムが書かれた外部ROM11の領域には、変換ルールAで変換されるとCPU10に対する正しいデータDTとなるようなデジタル情報が格納されている。外部ROM11には、処理Aの終了直後にラッチ20に処理B用の鍵情報Bがラッチされるようにプログラムが書かれており、処理Aの後にラッチ20に鍵情報Bがラッチされる(ステップ53)。次にラッチ20にラッチされた鍵情報Bに基づいて外部ROM11からのデータDTを変換ルールBで変換し、処理Bを実行する(ステップ54)。処理Bで実行するプログラムが書かれた外部ROM11の領域には、変換ルールBで変換されるとCPU10に対する正しいデータDTとなるようなデジタル情報が格納されている。以下同様に、ラッチ20への鍵情報Cのラッチ(ステップ55)、処理C、…、ラッチ20への鍵情報Nのラッチ(ステップ56)、処理Nを実行し(ステップ57)、すべての処理を終了する。 なお処理の途中で随時なされる割込み処理に対しては、割込み用ラッチをラッチ20とは別に設け、この割込み用ラッチにより定まる変換ルールでデータDTを変換する。これによりどの処理から割込み処理に動作が移っても正しい処理が可能である。 このように、本実施例によれば、ラッチ回路にラッチされた鍵情報により変換回路の変換ルールが変更され、この鍵情報はプログラムにより書換えることが可能である。したがってプログラムにより変換回路の変換ルールを変えることができるだけでなく、プログラム中にラッチの書換え命令を含ませておくことにより、プログラムの実行中に変換回路の変換ルールを随時変えることができる。ラッチの書換え命令は通常の命令と区別がつきにくいように含ませることは極めて簡単であるから、模倣者はいつから変換ルールが変わったかを知ることは極めて困難であり、したがって解読は事実上不可能となる。」(第6頁左下欄第19行目乃至第7頁左下欄第10行目) (4)「本発明の第13の実施例による模倣防止機能付プロセッサを第15図に示す。本実施例では、第10乃至第12の実施例と異なり、変換回路12としてラッチを内蔵したものを用いている点に特徴がある。したがって第15図のブロック図には独立のラッチは存在しないが、実際には変換回路12’に内蔵されたラッチが第10乃至第12の実施例におけるラッチ20、21の機能を果たしている。変換回路12’には制御信号φが入力されている。近年ラッチ内蔵のPLAが供給されるようになっており、かかるPLAを本実施例の変換回路12’として用いればよい。」(第8頁左上欄第5行目乃至第16行目) 上記記載事項によると、引用刊行物1には、 「CPUと、このCPUを動作させるためのデジタル情報を複数の領域に分割して格納する外部ROMと、このROMに格納されている前記デジタル情報を読み出して前記CPUに読み込ませる読込手段とを備え、前記読込手段は、前記デジタル情報のアドレスに対応した複数の鍵情報を記憶するRAMと、鍵情報をラッチするラッチと、前記デジタル情報のアドレスに対応して前記RAMから選択的に読み出した鍵情報と前記ラッチの前記デジタル情報の読込中に前記外部ROMの領域毎に変更される鍵情報に基づいて前記外部ROMから読み出したデジタル情報を前記領域ごとに異なる所定の変換ルールで変換する変換回路とを備える模倣防止機能付プロセッサ」の発明(以下、「引用発明」という。)が記載されていると認める。 また、同じく拒絶理由に引用した特開平5-204765号公報(以下、「引用刊行物2」という。)には、次の事項が記載されている。 (5)「【0005】 【発明が解決しようとする課題】 従来のマイクロコンピュータにおいては、図3に示すように、外部記憶装置4とマイクロコンピュータ本体3とがデータ・バス13で直接接続されているため、第三者に外部記憶装置4に格納されているデータを読まれる危険性があった。 【0006】 そこで、本発明の目的は、以上の欠点を解消して、第三者に外部記憶装置に格納されている内容を読めないようにしたマイクロコンピュータを提供する事にある。」 (6)「【0010】 図1における暗号解読回路1は、本来第三者によって自由に設計可能な回路であるが、本実施例では、アドレス・バス5の下位8ビットのデータとキー・ワード回路の出力データから構成する。 【0011】 キー・ワード回路2は、8ビットの不揮発性メモリで構成され、その内容は随時マイクロコンピュータ本体3の外部より書き替え可能とする。また、本実施例では、キー・ワード回路2の内容に16進数の3Fが格納されている物とする。 【0012】 次に図1中の暗号解読回路1について、図2を用いてその詳細を説明する。 【0013】 図2においてアドレス・バス5,外部データ・バス6,内部データ・バス7,データ読み出し信号8は、図1と同じなので説明は省略する。 【0014】 図2において、暗号解読回路1と、キー・ワード回路2とが示されており、暗号解読回路1は、データ・バス8と外部データ・バス6との排他的論理和を取りその値をデータ・バス12に出力する排他的論理和回路10と、データ・バス12とアドレス・バス5との排他的論理和を取りデータ・バス7にその値を出力する排他的論理和回路11とを有する。」 また、同じく拒絶理由に引用した特開平6-44141号公報(以下、「引用刊行物3」という。)には、次の事項が記載されている。 (7)「【0004】 【発明が解決しようとする課題】 この従来のメモリ情報読出方式では、CPUの動作仕様が広く公開されているので、CPUの外部の汎用ROMに動作情報を格納する構成であるところのある装置を入手した第三者が、その汎用ROMのメモリ内容を読み出して装置の動作を解析することが比較的容易であるという問題点がある。 【0005】 又、昨今装置の不正な使用や盗難を防ぐなどの目的で、限定された操作によってしか動作しないなどの安全策をメモリ内に保有されるソフトウェアで構築する事が多く、その場合上述のように汎用ROM内の情報(ソフトウェア)を第三者が容易に解読できることは装置の不正使用を可能にするという問題がある。更に、上述のような安全策を保有してない場合でも、ソフトウェアを第三者が自由に読みだし、解読する事ができることは著作権その他製造者の権利侵害を招き易いという問題点がある。」 (8)「【0010】 図1に示す本適用例の制御回路13において、CPU1は8ビットCPUでありアドレスバス7でRAM3およびROM4と接続されており、更にアドレスデコーダ2がCPU1からのアドレス情報をデコードする事によってRAMセレクト信号11およびROMセレクト信号12を制御することによってRAM3/ROM4へのアクセスの切替を行っている。またCPU1のデータライン8はデータライン切替回路5と接続されており、さらにデータライン切替回路5はデータ変換回路6とデータライン9によって接続されている。さらにデータライン切替回路5、データ変換回路6およびRAM3、ROM4は全てデータバス10によって接続されている。 【0011】 ここでデータライン切替回路5はアドレスデコーダ2から与えられるRAMセレクト信号11およびROMセレクト信号12によって、RAM3が選択されたときはデータライン8がデータバス10へ接続され、ROM4が選択されたときはデータライン8がデータライン9へ接続される様構成されている。」 3.対比 本願発明と引用発明とを対比すると、引用発明の (ア)CPU (イ)CPUを動作させるためのデジタル情報を複数の領域に分割して格納する外部ROM (ウ)デジタル情報のアドレスに対応した複数の鍵情報を記憶するRAM (エ)鍵情報をラッチするラッチ (オ)デジタル情報のアドレスに対応してRAMから選択的に読み出した鍵情報 (カ)前記ラッチのデジタル情報の読込中に前記外部ROMの領域毎に変更される鍵情報 (キ)前記外部ROMから読み出したデジタル情報を前記領域ごとに異なる所定の変換ルールで変換する変換回路 は、それぞれ、本願発明の (ア')マイクロプロセッサ (イ')マイクロプロセッサを動作させるための情報データを複数のブロックに分割して記憶するメモリ手段 (ウ')情報データのアドレスに対応した複数のデータが記憶される内部メモリ (エ')データ変換用として設定されたデータが記憶されるレジスタ (オ')情報データのアドレスに対応して内部メモリから選択的に読み出したデータ (カ')前記レジスタの情報データの読み込み中に前記メモリ手段の各ブロック毎に変更されるデータ (キ')前記メモリ手段から読み出した情報データを前記ブロックごとに異なる所定の規則で変換するデータ変換回路 に相当し、引用発明の(ウ)のRAMと(エ)のラッチは変換回路外にあるが、必要に応じてこれらを変換回路内に設けてもよいから、本願発明と引用発明とは、どちらも、 マイクロプロセッサと、このマイクロプロセッサを動作させるための情報データを複数のブロックに分割して記憶するメモリ手段と、このメモリ手段に記憶されている前記情報データを読み出して前記マイクロプロセッサに読み込ませる読込手段とを備え、前記読込手段にはメモリ手段から読み出した情報データを前記ブロックごとに異なる所定の規則で変換するデータ変換回路を備え、前記データ変換回路は、前記情報データのアドレスに対応した複数のデータが記憶される内部メモリと、データ変換用として設定されたデータが記憶されるレジスタとを備え、前記情報データのアドレスに対応して前記内部メモリから選択的に読み出したデータと前記レジスタの前記情報データの読み込み中に前記メモリ手段の各ブロック毎に変更されるデータとをデータ変換に用いることを特徴とするマイクロプロセッサのメモリ情報読込装置である点で一致し、次の点で相違する。 相違点: 情報データのアドレスに対応して内部メモリから選択的に読み出したデータと、レジスタの情報データの読み込み中にメモリ手段の各ブロック毎に変更されるデータとをデータ変換に用いるデータ変換回路を、本願発明は、 (A)両データを論理演算してデータ変換用のデータを作成する論理回路と、 (B)この論理回路から出力されるデータに基づいてメモリ手段から読み出した情報データをデータ変換する論理回路と、 (C)メモリ手段から読み出した情報データとデータ変換した情報データとをアドレスに対応して選択するデータ切替回路と で構成しているのに対して、引用発明は、これらの回路で構成していない点。 4.当審の判断 引用刊行物2には、第三者が外部記憶装置に格納されている内容を読めないようにしたマイクロコンピュータにおいて、暗号解読回路を、キー・ワードと外部データを入力する排他的論理和回路1と、この排他的論理回路1から出力されるデータとアドレスを入力する排他的論理和回路2とで構成することが示されている。 そして、排他的論理和回路1及び排他的論理和回路2の入力に、それぞれ、どのような順番で何を入力するかは、当業者が適宜決定すべき選択事項にすぎないことを考慮すると、引用刊行物2には、暗号解読回路を、キー・ワードとアドレスを入力する排他的論理和回路1と、この排他的論理回路1から出力されるデータと外部データを入力する排他的論理和回路2とで構成することも示唆されている。 また、引用刊行物3には、ROM内の情報を第三者が容易に解読できないようにするメモリ情報読出方式において、アドレスデコーダから与えられるセレクト信号によって、RAMから読み出した情報とROMから読み出してデータ変換した情報とを選択するデータライン切替回路を備えることが示されている。 さらに、引用刊行物2、3に示されている公知技術は、どちらも、外部記憶装置に格納されている情報を第三者が容易に解読できないようにするという引用発明と同様の課題を解決するものであるから、これらの公知技術を同時に引用発明に適用して、情報データのアドレスに対応して内部メモリから選択的に読み出したデータと、レジスタの情報データの読み込み中にメモリ手段の各ブロック毎に変更されるデータとをデータ変換に用いるデータ変換回路を、 (A)両データを論理演算してデータ変換用のデータを作成する論理回路と、 (B)この論理回路から出力されるデータに基づいてメモリ手段から読み出した情報データをデータ変換する論理回路と、 (C)メモリ手段から読み出した情報データとデータ変換した情報データとをアドレスに対応して選択するデータ切替回路と で構成することは、当業者ならば容易に想到し得るものである。 5.むすび したがって、本願発明は、引用刊行物1〜3に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
審理終結日 | 2001-12-05 |
結審通知日 | 2001-12-14 |
審決日 | 2001-12-26 |
出願番号 | 特願平6-111675 |
審決分類 |
P
1
8・
121-
WZ
(G06F)
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最終処分 | 不成立 |
前審関与審査官 | 野仲 松男 |
特許庁審判長 |
西川 正俊 |
特許庁審判官 |
橋本 正弘 堀田 和義 |
発明の名称 | マイクロプロセッサのメモリ情報読込装置及び読込方法 |
代理人 | 京本 直樹 |
代理人 | 河合 信明 |
代理人 | 福田 修一 |