ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1054694 |
| 審判番号 | 審判1996-17051 |
| 総通号数 | 28 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1991-06-13 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 1996-10-07 |
| 確定日 | 2002-03-05 |
| 事件の表示 | 平成 2年特許願第248983号「信号プロセツサ」拒絶査定に対する審判事件[平成 3年 6月13日出願公開、特開平 3-138759]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は平成2年9月20日(パリ条約による優先権主張1989年10月23日、米国)の出願であって、その請求項1に係る発明は、特許請求の範囲の請求項1に記載された次のとおりのものと認める。(以下、「本願発明」という) 「システム・クロック、ランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段、2つの独立して動作可能なランダム・アクセス・データ記憶機構、演算論理機構(ALU)、累積乗算機構(MACU)、及び前記レジスタ・ファイル・アクセス制御手段と前記の2つのランダム・アクセス・データ記憶機構とに接続された2本の独立して動作可能なデータ・バスを含む信号プロセッサであって、前記MACUは乗算及び累算のみを実行し、前記ALU及び前記MACUを独立かつ同時に動作させるために、 前記データ記憶機構、前記MACU及び前記ALUが、前記レジスタ・ファイル内の1つ又は複数のレジスタに同時にアクセスできるように、前記レジスタ・ファイルが、前記レジスタ・ファイル・アクセス制御手段を介して前記データ・バス、前記MACU及び前記ALUに接続されており、かつ 前記データ記憶機構と前記ALU及び前記MACUとの間のすべてのデータ転送が、前記レジスタ・ファイル内に前記データを置くことによって行われ、前記MACU及び前記ALUが前記レジスタ・ファイルを介してオペランドに同時にアクセスできるようにした ことを特徴とする信号プロセッサ。」 2.引用刊行物記載の発明 これに対し、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成1年5月11日に頒布された「特開平1-119861号公報」(以下、「引用刊行物1」という)には、次の事項が記載されている。 (1-1)(特許請求の範囲(1)の記載) 「積和演算処理とその他の処理を行うディジタル信号処理用LSIにおいて、 マルチプレクサを介してメモリにアクセスする演算論理装置と、上記演算論理装置と独立にマルチプレクサを介してメモリにアクセスさせられる乗算器と、上記乗算器から入力される積を加算する加算器と、上記加算器から入力される積和を蓄えるアキュムレータと、上記加算器が加算した回数をカウントするカウンタとを備え、 積和演算処理とその他の演算処理を独立して行うようにしたことを特徴とするディジタル信号処理用LSI。」 (1-2)(第2頁右上欄第14行から同欄19行) 「一方、上記乗算器と独立にALUがMUXを介してメモリにアクセスし、上記積和演算と独立してその他の演算処理を行う。従って、積和演算処理とその他の演算処理を並行して行うことができ、演算処理時間が短くなる。」 (1-3)(第2頁左下欄第3行から同欄第9行) 「第1図において、1〜4はそれぞれアドレスレジスタであるAR(A),AR(B),AR(C),AR(D)、5〜8はそれぞれ上記AR(A)1,AR(B)2,AR(C)3,AR(D)4によって指定されたアドレスにデータバスから入力されたデータを蓄えるメモリ(A)、メモリ(B)、メモリ(C)、メモリ(D)である。」 上記(1-1)(1-2)の記載から、積和演算処理を行う機構とその他の演算処理を行う演算論理装置(ALU)は独立かつ同時に実行するものである。 そして、積和演算処理を行う機構は加算器11の出力を入力に帰還しているので累算を行っている。また、乗算器10にて乗算を行っている。 また、上記(1-3)の記載から上記(1-1)のメモリは4つの分離独立したランダム・アクセス・データ記憶機構である。 また、上記4つのメモリは、第1図の記載から、それぞれ分離独立した4つのデータバスに接続されている。 したがって、引用刊行物1には 「複数のマルチプレクサ(21-26)、4つの独立して動作可能なランダム・アクセス・データ記憶機構(メモリ5-8)、演算論理装置(ALU)(15)、積和演算処理を行う機構(乗算器10,加算器11、アキュムレータ12)及び前記複数のマルチプレクサ(21-26)と前記の4つのランダム・アクセス・データ記憶機構(メモリ5-8)とに接続された4つの独立したデータ・バスを含む信号プロセッサであって、 前記積和演算処理を行う機構は乗算及び累算のみを実行し、前記積和演算処理を行う機構及び前記演算論理装置(ALU)を独立かつ同時に実行させるために、 前記積和演算処理を行う機構(10-12)及び前記演算論理装置(ALU)(15)が前記ランダム・アクセス・データ記憶機構(5-8)の1つの又は複数のアドレスのメモリ素子に同時にアクセスできるように、前記データバスが前記マルチプレクサ(21-26)を介して前記積和演算処理を行う機構(10-12)及び前記演算論理装置(ALU)(15)に接続されている信号プロセッサ」(以下、「引用発明1」という) また、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成1年7月4日に頒布された「特開平1-169669号公報」(以下、「引用刊行物2」という)には、次の事項が記載されている。 (2-1)(第2頁左下欄第3行から同頁右下欄第10行) 「第1図は本発明の一実施例のブロック図である。図において、11は演算すべきデータを格納している主メモリ、12は三角関数や指数関数その他の関数のテーブルを格納していて、入力データをそれぞれの関数に変換するための副メモリ、13は主メモリ11及び副メモリ12からのデータを一旦格納し、乗算器14と、加算器15へ演算のためにデータを送り、演算後の中間データを格納して更に演算を継続するために乗算器14と加算器15に中間データを送り、又、最終演算結果のデータを受けて主メモリ11に転送する5ポートのレジスタファイルである。16は水平マイクロ命令等を格納しているマイクロプログラムメモリと、システムクロックによりシーケンス信号を発生し、主メモリ11、副メモリ12,レジスタ13,乗算器14及び加算器15のデータの授受等のタイミングを制御するシーケンサを内蔵しており、前記の各回路は制御回路16のマイクロプログラムによりシステムクロックの1クロック毎に制御されている。17は・・・・である。19は・・・・インターフェース回路である。」 (2-2)(第2頁右下欄第11行から第3頁左上欄第4行) 「次に、上記のように構成された実施例の動作を第2図を参照して説明する。制御回路16に内蔵されているマイクロプログラムメモリには水平マイクロ命令が格納されている。水平マイクロ命令は例えば第3図のような構成になっている。図において、21は主メモリに与えるデータ及び命令等が格納されており、22は副メモリ12,23はレジスタファイル13,24は乗算器14,25は加算器15にそれぞれ与えるデータや命令などが格納されている場所である。水平方向に各部に与える命令が並んでいて、1クロック毎に同時に読み出し、書き込み等が出来る構造となっている。この水平マイクロ命令とシーケンサによってすべての回路が1クロック毎に制御されている。」 (2-3)(第3頁左上欄第5行から同頁右下欄第8行) 「第2図は全回路の動作のタイムチャートである。・・・・・前後半に分けて与えることができる。従って、主メモリ11とレジスタファイル13とは1本の線(実際はビット数ｘ1)で繋がれて、2本の線で接続されているのと同量のデータ又は命令を送り込むことができる。・・・・を行っていることを示している。結局、第1図の回路では主メモリ11,副メモリ12,レジスタファイル13,乗算器14及び加算器15を結ぶ線が通常の場合10本必要であるが、本実施例では5本で間に合っている。」 (2-3’)(第4頁左上欄第2行から同欄第8行) 「尚、本発明は・・・次のような変形が考えられる。 ・・・・・ チェイニングバッファを備えていないもの。」 (2-4)(第1頁右欄第1行から第2頁左上欄第19行) 「(従来の技術) 従来、・・・・第4図に示すような構成で、演算器、メモリ等の間に多くのバスを接続して、各バスに落とすデータを制御していた。・・・・ (発明が解決しようとする問題点) ・・・乗算器と加算器とを別個に用いて乗算及び加算演算を同時に行わせることが出来ず、不便であった。 本発明は上記の問題点に鑑みてなされたもので、その目的は、各メモリのデータの出し入れをするためのバスの所要数を節減し、又、乗算と加算の独立性を保証することのできる演算器を有する高速数値演算装置を実現することにある。」 (2-5)(第3頁右下欄第9行から第4頁左上欄第1行) 「以上説明したように本実施例によれば、 ・・・・・・・・・・・・・・・・・・ 又、加算器と乗算器は積和演算器としての動作の他のそれぞれ単独の加算器と乗算器として同時に使用することが可能になった。 また、レジスタファイルを用いることにより全中間データをレジスタファイル内に記憶でき、同時に同じデータを複数ポートに読み出せるのでソフトウエア設計の自由度が増した。」 3.対比 本願発明は 「(A)システム・クロック、 (B)ランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段、 (C)2つの独立して動作可能なランダム・アクセス・データ記憶機構、 (D)演算論理機構(ALU)、累積乗算機構(MACU)、 及び (E)前記レジスタ・ファイル・アクセス制御手段と前記の2つのランダム・アクセス・データ記憶機構とに接続された2本の独立して動作可能なデータ・バス を含む信号プロセッサであって、 (F)前記MACUは乗算及び累算のみを実行し、 (G)前記ALU及び前記MACUを独立かつ同時に動作させるために、 前記データ記憶機構、前記MACU及び前記ALUが、前記レジスタ・ファイル内の1つ又は複数のレジスタに同時にアクセスできるように、前記レジスタ・ファイルが、前記レジスタ・ファイル・アクセス手段を介して前記データ・バス、前記MACU及び前記ALUに接続されており、かつ 前記データ記憶機構と前記ALU及び前記MACUとの間のすべてのデータ転送が、前記レジスタ・ファイル内に前記データを置くことによって行われ、前記MACU及び前記ALUが前記レジスタファイルを介してオペランドに同時にアクセスできるようにした ことを特徴とする信号プロセッサ。」 であるに対し 引用発明1は 「(B’)複数のマルチプレクサ(21-26)、 (C’)4つの独立して動作可能なランダム・アクセス・データ記憶機構(メモリ5-8)、 (D’)演算論理装置(ALU)(15)、積和演算処理を行う機構(乗算器10,加算器11、アキュムレータ12) 及び (E’)前記複数のマルチプレクサ(21-26)と前記の4つのランダム・アクセス・データ記憶機構(メモリ5-8)とに接続された4つの独立したデータ・バス を含む信号プロセッサであって、 (F’)前記積和演算処理を行う機構は乗算及び累算のみを実行し、 (G’)前記積和演算処理を行う機構及び前記演算論理装置(ALU)を独立かつ同時に実行させるために、 前記積和演算処理を行う機構(10-12)及び前記演算論理装置(ALU)(15)が前記ランダム・アクセス・データ記憶機構(5-8)の1つの又は複数のアドレスのメモリ素子に同時にアクセスできるように前記データバスが前記マルチプレクサ(21-26)を介して前記積和演算処理を行う機構(10-12)及び前記演算論理装置(ALU)(15)に接続されている 信号プロセッサ」であり、 両者を比較すると、 引用発明1において、積和演算処理を行う機構(10-12)は乗算結果を加算器で累積しているので、累積乗算機構である。また、デジタル信号処理用LSIは信号プロセッサである。 したがって、本願発明の「演算論理機構(ALU)」、「累積乗算機構(MACU)」は引用発明1の「演算論理装置(ALU)(15)」、「累積乗算機構(10-12)」にそれぞれ対応するので、 a、(A)システムクロックについて、引用発明1には記載がない。 b、データ記憶機構の数が本願発明では2であるのに対して引用発明では4である点で相違する。 c、本願発明は(B)「ランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段」および(E)「前記レジスタ・ファイル・アクセス制御手段と前記の2つのランダム・アクセス・データ記憶機構とに接続された2本の独立して動作可能なデータ・バス」を有し、(G)「レジスタ・ファイルがランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段を介してデータ・バス、MACU、ALUに接続されている」ものであり、そして、「前記データ記憶機構と前記ALU及び前記MACUとの間のすべてのデータ転送が、前記レジスタ・ファイル内に前記データを置くことによって行われ、前記MACU及び前記ALUが前記レジスタ・ファイルを介してオペランドに同時にアクセスできるようにした」のに対して、 引用発明1では、「レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段」がなく、データ記憶機構と演算論理装置(ALU)及び積和演算処理を行う機構(累積乗算機構)間で複数のバスと複数のマルチプレクサのみで直接データ転送している点で相違し、 その他は一致する。 4.当審の判断 上記相違点について検討する。 aについて。 システムクロックを有することはこの種の信号プロセッサにおいて通常のことにすぎない。それは上記引用刊行物2にも示されている。 bについて。 上記引用刊行物2においてデータメモリ機構は2つであり、データメモリ機構の数を2とすることは適宜なされることにすぎない。 cについて。 上記引用刊行物2には、上記(2-4)(2-5)から、複数のバスとそれに伴うスイッチの代わりに、「複数のポートを持つレジスタファイル」を用い、そして「水平マイクロ命令」により、乗算と加算の独立性を保証し、全中間データをレジスタファイル内に記憶させ、同時に同じデータを複数ポートに読み出せるようにする演算装置の発明が記載されている。 そして、レジスタファイル13が、ランダム・アクセス型であること、また、マルチポート型はポート毎に制御可能なものであるのが通常の構成であり、上記(2-2)、(2-3)の記載から、レジスタファイルはその各ポートを介してそれぞれ対応する演算器に接続されており、レジスタファイルのアクセス制御はレジスタファイル中の指定されたデータを指定したポートを介して出力もしくは指定したポートから指定した場所へデータを入力するように制御されているものと認められるので、各ポートはアクセス制御手段のデータ入出力回路に該当し、引用刊行物2記載のレジスタファイルはレジスタ・ファイル・アクセス制御手段を有するものと認められる。 (マルチポート・レジスタ・ファイルがランダム・アクセス型であること及び各ポート毎に独立にレジスタファイル中の特定アドレスへの入出力が制御可能である点について、もし必要があれば、例えば、特開平1-123330号公報(平成1年5月16日)の第2、3図を見られたい。 なお、上記特開平1-123330号公報には、マルチポートレジスタファイルのアクセスとして、同一のアドレスのデータを複数のポートに出すことや、演算出力結果を入力データのアドレスとは別のアドレスに書込むことも記載されている。) 上記引用刊行物2の主メモリ11と副メモリ12は分離されており、そして、それらメモリとレジスタファイルとを接続するデータの授受のための線も主メモリ11、副メモリ12に対応して分離されており、上記(2-2)に記載されているように水平マイクロ命令に主メモリ11用、副メモリ12用に独立した「データ及び命令等が格納される」場所(21,22)を設け、またレジスタファイルに独立したポートを各メモリ用に設けたものであるので、主メモリ11と副メモリ12は「2つの独立して動作可能なデータ記憶機構」に相違ない。 主メモリ11、副メモリ12がランダム・アクセス型とは明示されていないが、これらのメモリはランダムアクセス型であるのが通常の構成である。 また、主メモリ11,副メモリ12とレジスタファイルの対応するポートを結ぶ、データを授受するための、線は独立しており本願発明の(E)「レジスタ・ファイル・アクセス制御手段(レジスタファイルのポート)と2つのデータ記憶機構とに接続された2本の独立して動作可能なデータ・バス」に対応する。 そして、第1図に示されるように、レジスタファイルが、各ポート(レジスタ・ファイル・アクセス手段)を介して前記データ・バス、乗算器及び加算器に接続され、第2図に示されるように「乗算器及び加算器を独立かつ同時に動作でき、そして、主メモリ、副メモリ、前記乗算器及び前記加算器が、水平マイクロ命令により、レジスタファイル内の1つ又は複数のレジスタに同時にアクセスできる」ものである。 また、上記(2-1)の「13は主メモリ11及び副メモリ12からのデータを一旦格納し、乗算器14と、加算器15への演算のためにデータを送り、演算後の中間データを格納して更に演算を継続するために乗算器14と加算器15に中間データを送り、又、最終演算結果のデータを受けて主メモリ11に転送する5ポートのレジスタファイルである。」の記載、上記(2-5)の「レジスタファイルを用いることにより全中間データをレジスタファイル内に記憶でき、同時に同じデータを複数ポートに読み出せる」の記載、そして、上記(2-3’)の記載から「チェイニングバッファを備えていないもの」でもよいものであるから、「データ記憶機構と乗算器及び加算器との間のすべてのデータ転送が、レジスタファイル内にデータを置くことによって行われ、前記乗算器及び前記加算器が前記レジスタファイルを介してオペランドに同時にアクセスできるようにした」ことが示されている。 上記引用刊行物2に記載のものでは、レジスタファイルに接続されるのは2つのメモリ、乗算器及び加算器であり、独立かつ同時に動作させる対象演算器が、乗算器及び加算器であるが、上記対象演算器として乗算器や加算器以外の他の演算器を用いても独立かつ同時に動作できることは当業者において明らかである。 したがって、上記引用発明1のディジタル信号処理用LSI(信号プロセッサ)においても、その論理演算装置(論理演算機構)及び積和演算処理を行う機構(累算乗算機構)を独立かつ同時に動作させるために、「4つのデータバス、複数のマルチプレクサ」の代わりに、上記引用刊行物2記載の複数のポートを持つレジスタファイルを用いる構成を採用し、上記引用刊行物2における乗算器、加算器の代わりに論理演算装置(論理演算機構)、積和演算処理を行う機構(累算乗算機構)とし、本願発明のように、データ記憶機構、累算乗算機構(MACU)、論理演算機構(ALU)が、レジスタファイル内の1つ又は複数のレジスタに同時にアクセスできるように、レジスタファイルをレジスタ・ファイル・アクセス手段を介して、2つの独立して動作可能なランダム・アクセス・データ記憶機構に接続された2本の独立して動作可能なデータ・バス、前記MACU及び前記ALUに接続し、かつ前記データ記憶機構と前記ALU及び前記MACUとの間のすべてのデータ転送が、前記レジスタファイル内に前記データを置くことによって行われ、前記MACU及び前記ALUが前記レジスタファイルを介してオペランドに同時にアクセスできるようになすことは当業者が容易になし得たものと認める。 5.むすび したがって、本願発明は、引用刊行物1,2に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 |
| 審理終結日 | 2001-09-25 |
| 結審通知日 | 2001-10-05 |
| 審決日 | 2001-10-16 |
| 出願番号 | 特願平2-248983 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 徳永 民雄、中里 裕正 |
| 特許庁審判長 |
斎藤 操 |
| 特許庁審判官 |
石川 正二 村上 友幸 |
| 発明の名称 | 信号プロセツサ |
| 復代理人 | 坂口 博 |
| 復代理人 | 市位 嘉宏 |