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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G01R |
|---|---|
| 管理番号 | 1056145 |
| 審判番号 | 不服2000-17668 |
| 総通号数 | 29 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1990-01-12 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-11-06 |
| 確定日 | 2002-03-27 |
| 事件の表示 | 平成 1年特許願第 35166号「モノリシック集積回路」拒絶査定に対する審判事件[平成 2年 1月12日出願公開、特開平 2- 10179]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.出願の経緯・本願発明 この出願は、平成元年2月16日(パリ条約による優先権主張1988年2月16日、オランダ国)の出願であって、その請求項1〜9に係る発明は、平成11年1月22日付の手続補正で補正された明細書及び図面の記載からみて、その請求項1〜9に記載されたとおりのものであるところ、その請求項1に係る発明は次のとおりである。(以下「本願発明1」という。) 「1.少なくとも2つのマクロ回路およびこのマクロ回路に結合されたテストインターフェース回路に区分けされた機能回路を具え、この機能回路は外部接続部に結合され、前記テストインターフェース回路を互いに結合するようにした所定内部構体を有するモノリシック集積回路において、前記マクロ回路の少なくとも1つに結合し得るアナログ信号を転送するテストバスを具えると共に前記テストバスを前記マクロ回路の入力および出力の少なくとも1つに結合するために、前記テストインターフェース回路により制御し得る結合手段をも設けて前記テストバスを前記機能回路の外部接続部として作動するように配列したことを特徴とするモノリシック集積回路。」 2.刊行物 原審の拒絶の理由に引用された特開昭61-272668号公報(以下「刊行物」という。)には、下記の記載がある。 「2.特許請求の範囲 LSIが複数の機能ブロックに分割され、外部に現われない機能ブロック間の入出力信号をバスを介して取り出すため、各機能ブロックに入力信号を与える入力ラッチ、出力信号を取り出す出力ゲートを付加し、更に、各機能ブロック間にデータセレクタを付加すると共に、上記入力ラッチ、出力ゲート及びデータセレクタをコントロールするビット対応のシフトレジスタを内蔵し、該シフトレジスタに対するデータ入力とクロック入力及びテスト信号入力を外部入力端子として持って、外部からこのテスト信号入力端子に与える信号を有意とし、且つ上記ゲート・ラッチ・セレクタを開閉するテストデータをデータ入力端子へ供給することにより機能ブロック毎のテストを行うことを特徴とするテスト容易化方式。」(公報第1頁左下欄第4〜20行) 「しかし、72で示す接続により、チップ内で他の機能ブロックと接続されている機能ブロックB,Cの場合、機能ブロックAのように単独でテストすることはできない。そのためにテストプログラムが複雑化し、その作成に多くの時間と労力を要していた。」(公報第2頁左上欄第1〜6行) 3.周知例 当審において発見した特開昭53-10233号公報(以下「周知例」という。)には、下記の記載がある。 「この発明によればアナログ選択回路により選択されたアナログデータはアナログバスに供給され、このアナログバスの信号はAD変換器へ供給されてデジタルデータに変換される。」(公報第2頁右上欄第17〜20行) 4.対比 本願発明1と上記刊行物記載の発明を比較する。 第一に、上記刊行物記載の発明が「LSIが複数の機能ブロックに分割され」ているものであり、また、「外部に現われない機能ブロックの入出力信号」を有するところからみて、上記刊行物記載の発明の「機能ブロック」が少なくとも2つあることは明らかであるから、上記刊行物記載の発明の「複数の機能ブロック」が、本願発明1の「少なくとも2つのマクロ回路」に相当する。 第二に、上記刊行物記載の発明の「入力ラッチ、出力ゲート及びデータセレクタ」が「外部に現われない機能ブロック間の入出力信号をバスを介して取り出すため、各機能ブロックに入力信号を与える入力ラッチ、出力信号を取り出す出力ゲートを付加し、更に、各機能ブロック間にデータセレクタを付加」したものであり、また、上記刊行物記載の発明の「シフトレジスタ」が「入力ラッチ、出力ゲート及びデータセレクタをコントロールする」ものであるところからみて、上記刊行物記載の発明の「入力ラッチ、出力ゲート及びデータセレクタ」および「シフトレジスタ」は、本願発明1の「マクロ回路の入力および出力の少なくとも1つに結合するために、前記テストインターフェース回路により制御し得る結合手段」および「テストインターフェース回路」に相当する。 第三に、上記刊行物記載の発明の「バス」は「外部に現われない機能ブロック間の入出力信号を」LSIの外部に「取り出すため」のものであるから、上記刊行物記載の発明の「バス」は本願発明の「マクロ回路の少なくとも1つに結合し得る信号を転送するテストバスを具えると共に前記テストバスを前記機能回路の外部接続部として作動するように配列した」ことに相当する。 第四に、通常LSIはモノリシック集積回路であることからみて、上記刊行物記載の発明の「LSI」は、本願発明1の「モノリシック集積回路」の態様を包含している。 したがって、本願発明1と上記刊行物記載の発明は「少なくとも2つのマクロ回路およびこのマクロ回路に結合されたテストインターフェース回路に区分けされた機能回路を具え、この機能回路は外部接続部に結合され、前記テストインターフェース回路を互いに結合するようにした所定内部構体を有するモノリシック集積回路において、前記マクロ回路の少なくとも1つに結合し得る信号を転送するテストバスを具えると共に前記テストバスを前記マクロ回路の入力および出力の少なくとも1つに結合するために、前記テストインターフェース回路により制御し得る結合手段をも設けて前記テストバスを前記機能回路の外部接続部として作動するように配列したことを特徴とするモノリシック集積回路。」という点で一致し、下記の点で相違する。 (相違点) テストバスがアナログ信号を転送するバスである点。 5.当審の判断 上記周知例にも記載されるように、アナログ信号をバスを用いて転送することは良く知られており、そのようなバスを上記刊行物記載の発明に適用することに格別の技術的困難性はないから、上記相違点は当業者が必要に応じて適宜なし得た設計的事項にすぎない。 なお、本願発明1の要旨とは直接の関係はないが、本願発明1において、本願発明1の「マクロ回路」「結合手段」をアナログ回路であると限定し、本願発明1の「モノリシック集積回路」がアナログ集積回路であることを明らかとしたとしても、アナログ集積回路の機能試験を行うことは例を挙げるまでもなく良く行われていることであり、また、大規模なアナログ集積回路において機能試験を行うときに、上記刊行物記載の発明と同様な問題を有することは当業者には自明のことであるから、上記刊行物記載の発明をアナログ集積回路に適用すると共に、それを実現するのに必要であって、上記周知例にも記載されるようなアナログ信号を転送するバスを採用したことは、当業者が容易になし得たことである。 6.むすび したがって、本願発明1は、上記刊行物に記載された発明および周知技術に基づいて当業者が容易に発明することができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論の通り審決する。 |
| 審理終結日 | 2001-10-23 |
| 結審通知日 | 2001-10-30 |
| 審決日 | 2001-11-12 |
| 出願番号 | 特願平1-35166 |
| 審決分類 |
P
1
8・
121-
Z
(G01R)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 関根 洋之 |
| 特許庁審判長 |
高瀬 浩一 |
| 特許庁審判官 |
松尾 淳一 山田 正文 |
| 発明の名称 | モノリシック集積回路 |
| 代理人 | 杉村 興作 |
| 代理人 | 杉村 暁秀 |