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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F |
|---|---|
| 管理番号 | 1057566 |
| 審判番号 | 不服2000-12691 |
| 総通号数 | 30 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1999-10-08 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2000-08-10 |
| 確定日 | 2002-04-18 |
| 事件の表示 | 平成10年特許願第 74747号「クロック回路」拒絶査定に対する審判事件[平成11年10月 8日出願公開、特開平11-272352]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成10年3月23日の特許出願であって、その請求項1に係る発明は、平成12年4月12日付け、平成12年9月11日付け、及び、平成13年12月21日付けの手続補正書によって補正された明細書の特許請求の範囲の請求項1に記載された事項により特定された次のとおりのものと認める。(以下、「本願発明」という。) 「【請求項1】 クロック発生回路から出力されたクロック信号が1以上のデバイスを夫々経由した後終端抵抗にて終端されるとともに、前記デバイスを経由したクロック信号が、前記クロック信号のデューティを制御するデューティ制御回路へ入力されていることを特徴とするクロック回路。」 2.引用例 これに対して、当審で通知した拒絶の理由において引用した 『NEC技報、47〔3〕、(1994年3月)株式会社NECクリエイティブ、p.74-81、佐藤敏彦外5名「高速DRAM」 』(以下、「引用例1」という。)は、データ転送速度を大幅に改善した高速DRAM、特にラムバスDRAMのインタフェース方式に関するもので、次の事項が記載乃至開示されている(特に、第11図を参照)。 (i) クロック配線が、クロック発生回路から「Slave To Master Clk」としてスレーブ側からマスタ側に、さらに、「Master To Slave Clk」としてマスタ側からスレーブ側にループ状に引き回された後、終端抵抗にて終端されること。 (ii) クロック発生回路から出力されたクロック信号は、上記ループしたクロック配線により、マスタ、スレーブ0、1、・・・、31(RDRAM)にそれぞれ供給され、バスデータが、Slave To Master Clk上のTxClkに同期してスレーブ側よりマスター側へ、Master To Slave Clk 上のRxClkに同期してマスタ側よりスレーブ側へ伝送されること。 (iii) ラムバスインタフェース部には、デバイス内部のクロックを外部から入力されたクロックと位相調整を行い、かつ正確にクロック周期の1/2のパルス幅を生成する回路(DLL)を内蔵していること(p.81左欄を参照)。 上記記載乃至開示事項(i)〜(iii)、及び図11の記載を総合勘案すると、上記引用例1には、結局、次の発明が記載されているものと認める。 クロック発生回路から出力されたクロック信号が、ループしたクロック配線によりマスタ、スレーブ0、1、・・・、31(RDRAM)を経た後、終端抵抗にて終端されるクロック回路。 また、同じく引用した特開平6-249922号公報(以下、「引用例2」という。)は、クロックのデューティサイクルを制御するデューティサイクル制御装置に関するもので、LSIチップ内部の各機能ブロックを制御するための内部制御クロックを正確に制御することを目的として、次の発明が記載されているものと認める。 入力クロック生成装置2から出力されたクロック信号がLSIチップ7の入力クロックパッド8からLSIチップ7内部に取り込まれ、LSIチップの内部を経由してLSIチップ7のモニタパッド9よりLSIチップの外部に出力された後、内部制御クロックモニタ4、内部制御クロックデューティサイクル検出装置5を介してデューティサイクル補正装置6に入力され、該デューティサイクル補正装置6はクロックデューティ期待値設定装置1からの期待値と、内部制御クロックデューティサイクル検出装置5からの検出信号とに基づいて入力クロック生成装置2に与える補正値を算出するデューティサイクル制御装置。 3.対比 本願発明と上記引用例1に記載された発明とを対比する。引用例1に記載された発明における「マスタ、スレーブ0、1、・・・、31(RDRAM)」は、本願発明における「1以上のデバイス」に相当する(なお、「1以上のデバイス」とは、例えばマスタのみ(1つ)の場合を含むものであることは明らかである)。また、引用例1に記載された発明における「クロック信号が、ループしたクロック配線によりマスタ、スレーブ0、1、・・・、31(RDRAM)を経た後」とは、クロック信号が、マスタ、スレーブをそれぞれ経由した後のことである。そうすると、本願発明と上記引用例1に記載された発明とは次の点で一致する。 ＜一致点＞ クロック発生回路から出力されたクロック信号が1以上のデバイスを夫々経由した後終端抵抗にて終端されるクロック回路。 そして、次の点で相違する。 ＜相違点＞ クロック信号のデューティ制御に関し、本願発明においては、クロック信号が、1以上のデバイスを夫々経由した後、クロック信号のデューティを制御するデューティ制御回路へ入力されているのに対し、引用例1に記載された発明においては、クロック信号のデューティ制御についての事項は特に示されていない点。 4.当審の判断 そこで、上記相違点について検討する。クロック回路において、正確なクロック信号を得るためにクロック信号を入力側にフィードバックしてデューティを制御すること自体は本願出願前に周知の技術である(必要があれば、特開平4-219022号公報、特開平8-340251号公報、及び、特開平9-321614号公報を参照されたい)。また、上記引用例2に記載された発明における「入力クロック生成装置」、及び「LSIチップ」は、それぞれ、本願発明における「クロック発生回路」、及び「(1つの)デバイス」に相当し、引用例2に記載された発明における「デューティサイクル補正装置」は、クロックデューティ期待値設定装置からの期待値と、内部制御クロックデューティサイクル検出装置からの検出信号とに基づいて入力クロック生成装置(本願発明における「クロック発生回路」に相当。)に与える補正値を算出し、クロック信号のデューティを制御するものであるから、「クロックデューティ期待値設定装置」と「デューティサイクル補正装置」は、本願発明でいう「デューティ制御回路」に相当するものである。したがって、引用例1に記載された発明のクロック回路においても、正確なクロック信号を得るためにクロック信号を入力側にフィードバックしてクロック信号のデューティを制御しようとする場合、デバイスを経由した後の終端抵抗にて終端されているクロック信号をフィードバックし、引用例2に記載された発明のようにクロック信号のデューティを制御するデューティ制御回路を設け、デバイスを経由した後のクロック信号をこのデューティ制御回路へも入力するように構成することは当業者が容易に想到できたものである。 5.むすび 以上のとおり、本願発明は、上記引用例1及び引用例2に記載された発明、及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2002-02-14 |
| 結審通知日 | 2002-02-19 |
| 審決日 | 2002-03-04 |
| 出願番号 | 特願平10-74747 |
| 審決分類 |
P
1
8・
121-
WZ
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 石田 信行 |
| 特許庁審判長 |
片岡 栄一 |
| 特許庁審判官 |
稲葉 和生 今井 義男 |
| 発明の名称 | クロック回路 |
| 代理人 | 河合 信明 |
| 代理人 | 福田 修一 |
| 代理人 | 京本 直樹 |