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審決分類 審判 一部申し立て 2項進歩性  G02F
管理番号 1058085
異議申立番号 異議2001-72517  
総通号数 30 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 2000-06-06 
種別 異議の決定 
異議申立日 2001-09-12 
確定日 2002-03-04 
異議申立件数
訂正明細書 有 
事件の表示 特許第3145373号「表示装置」の請求項1ないし8、11ないし18に係る特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 訂正を認める。 特許第3145373号の請求項1ないし4、17ないし20に係る特許を維持する。 
理由 1.手続の経緯
本件特許第3145373号は、平成3年3月25日の出願である特願平3-84653号の一部を平成11年12月27日に新たな特許出願としたものであって、平成13年1月5日に特許権の設定登録がなされたが、山枡幸文よりその請求項1ないし8及び11ないし18に係る特許について特許異議の申立てがなされ、取消の理由が通知され、その指定期間内である平成14年1月18日に訂正請求がなされたものである。

2.訂正の適否についての判断
(1)訂正の内容
訂正事項の概要は、次のa〜fのとおりである。
a.特許請求の範囲の請求項1〜4において、「第2の配線」を「アモルファスシリコンからなる第2の配線」と訂正する。
b.請求項5〜8、15〜19を削除する。
c.請求項1〜8を引用する請求項9を引用形式から独立形式にし、それぞれ、請求項9〜16とする。
d.請求項5〜8を引用する請求項10を引用形式から独立形式にし、それぞれ、請求項5〜8とする。
e.請求項11〜14において、「第2の配線」を「アモルファスシリコンからなる第2の配線」と訂正し、それぞれ、請求項17〜20とする。
f.請求項15〜18を引用する請求項20を引用形式から独立形式にし、それぞれ、請求項21〜24とする。
(2)訂正の目的の適否、新規事項の有無及び拡張・変更の存否
上記訂正事項a及びeは、「第2の配線」を「アモルファスシリコンからなる第2の配線」と技術的限定を加えるものであるから、特許請求の範囲の減縮を目的とするものと認められ、また、この事項は、特許明細書の段落【0038】の「その後、例えば酸化錫・インジウム等の抵抗性材料、あるいは高抵抗アモルファスシリコ等によって抵抗として機能する配線1307と1308を形成して、保護回路が形成される。」との記載や段落【0065】の「さらに、その上に抵抗率が102〜1012Ωcm、好ましくは104〜108Ωcmのアモルファスシリコン膜を、例えば、30〜200nmの厚さで形成した。そして、第7のフォトマスクを用いてパターニングをおこない、抵抗として機能する配線1307、1308を形成した。」との記載に基づくものであるから、新規事項の追加には該当せず、また、この訂正事項は、実質上特許請求の範囲を拡張し又は変更するものでもない。
上記訂正事項bは、請求項を削除するものであるから、特許請求の範囲の減縮を目的とするものと認められ、新規事項の追加には該当せず、また、実質上特許請求の範囲を拡張し又は変更するものでもない。
上記訂正事項c、d及びfは、引用形式のものを独立形式に書き換え、それぞれの請求項の番号を変更しただけであり、その記載内容に変更はないから、不めいりょうな記載の釈明を目的とするものと認められ、新規事項の追加には該当せず、また、実質上特許請求の範囲を拡張し又は変更するものでもない。
(3)むすび
以上のとおりであるから、上記の訂正は、特許法第120条の4第2項の規定並びに同条第3項で準用する平成6年改正前特許法第126条第1項ただし書及び第2項の規定に適合するので、当該訂正を認める。

3.特許異議申立ての理由の概要
申立人は、甲第1号証及び甲第2号証としてそれぞれ、特開平3-2838号公報及び特開平1-276766号公報を、また、参考資料1ないし4としてそれぞれ、特開昭63-10558号公報、特開昭59-208877号公報、特開昭63-85586号公報及び特開昭63-220289号公報を提出して、本件訂正前の請求項1ないし8及び11ないし18に係る発明は、甲第1号証、甲第2号証に記載された発明に基いて当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないものであり、これらについての特許を取り消すべきと主張している。

4.甲号証及び参考資料の記載
甲第1号証(特開平3-2838号公報)には、アクティブマトリクス型液晶表示装置のアクティブマトリクス基板の周辺に液晶駆動用TFT(薄膜トランジスタ4)をサージ電圧から保護するための保護回路が形成された発明が記載されている(2頁右上欄4〜9行目、第1図)。
保護回路は、第3図に示されるPINダイオードを組み合わせて基板上に形成され(3頁左上欄18行目〜右上欄10行目)、第2図にその回路構成が例示されている。
第2図(b)は第1図に示される保護ダイオード9を説明するものであり、ダイオードをそれぞれnチャンネルTFT21’およびPチャンネルTFT22’により形成して、TFT21’のnチャンネル領域とTFT22’のPチャンネル領域を電気的に接続し、接続部Pとして取り出した構成が示されている。TFT21’、22’はマルチゲート型であるが単純ゲート型のTFTであってもよい旨明記されている(3頁左上欄5〜17行目)。
甲第2号証(特開平1-276766号公報)には、透過型液晶パネルなどの絶縁基板上に形成された回路に利用される薄膜ダイオード及びそれを用いた静電気保護回路に関する発明が記載されている(1頁右欄6〜8行目)。
本号証に記載の発明はアクティブマトリクスパネル等と同一または整合性ある製造工程で形成可能な高性能薄膜ダイオードを用いた静電気保護回路を提供することを目的とし、薄膜ダイオードはP型不純物領域、不純物ドーブされない領域およびN型不純物領域の3点からなるシリコン薄膜層を有している(2頁右上欄16行目〜左下欄16行目)。上記の3層構造のダイオードは、第7図に示されるようにPIN構造のダイオードと呼ばれる(1頁右欄17行目〜2頁左上欄3行目)。
第1図は、上記PIN構造のダイオードの断面図であり、P型に不純物ドープされた第1の領域12は、不純物ドーブされない第2の領域13、N型に不純物ドープされた第3の領域14が示されており、ゲート導電膜層16が配線層20、23を介して上記の第1又は第3の領域に接続されているもの(第1図(b)、(c))、ゲート導電膜層が接続されていないもの(第1図(a))がある(2頁左下欄20行目〜3頁左上欄11行目)。
その製法は第2図及びその説明に記載されるとおり、同一基板にドライバー回路等の構成要素と同一プロセスによって形成される(3頁左上欄12〜19行目)。
第5図は、上記薄膜ダイオード(TFD)を利用した静電気保護回路の1例を示すものであり、一方のTFDのN型不純物領域と他方のTFDのP型不純物領域が接続された節点58を有し、薄膜集積回路53の静電気保護回路を構成している。静電気保護回路の回路形成は他にもバリエーションがある(3頁左下欄14行目〜右下欄17行目)。
参考資料1(特開昭63-10558号公報)には、保護回路が第5、6図に示され、TFT1〜6のゲート電極がソース/ドレインの一方と接続され、これがダイオードの機能をする旨記載されている。
参考資料2(特開昭59-208877号公報)には、隣接する配線5及び配線6のそれぞれの間に極性が互いに反対の2つのショットキーダイオード12が直列接続されている(3頁右上欄2行目〜左下欄9行目、第6図)構成が記載されている。
参考資料3(特開昭63-85586号公報)には、保護回路として第1図に示されるような抵抗体rの他、第5図に示されるダイオード対Dを用い、ダイオード対Dは第6図に示されるように薄膜トランジスタ(TFT)の製造工程内で同時に形成する(2頁右上欄18行目〜左下欄4行目、3頁右上欄12行目〜左下欄20行目)ことが記載されている。
参考資料4(特開昭63-220289号公報)には、保護回路として第1図に示される2端子動作TFTが記載されており、その構造は第3図に示されるようにTFT間及びTFTとゲート配線1が配線21や基準電位配線3で接続されている(1頁左欄15行目〜右欄1行目、2頁左下欄9行目〜3頁左上欄7行目)。

5.異議申立てがされている訂正後の請求項
訂正後の請求項5〜8は、異議申立てがされていない訂正前の請求項10を引用形式から独立形式にしたものであるから、異議申立ての対象とならないものである。
また、訂正後の請求項9〜16は、異議申立てがされていない訂正前の請求項9を引用形式から独立形式にしたものであるから、異議申立ての対象とならないものである。
さらに、訂正後の請求項21〜24は、異議申立てがされていない訂正前の請求項20を引用形式から独立形式にしたものであるから、異議申立ての対象とならないものである。
結局、異議申立ての対象となる訂正後の請求項は、訂正前の請求項1〜4をそれぞれ訂正した請求項1〜4及び訂正前の請求項11〜14をそれぞれ訂正した請求項17〜20であり、これらの請求項に係る発明は、訂正明細書に記載された次のとおりのものである。(以下、「本件発明1〜4」及び「本件発明17〜20」という。)
「【請求項1】P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、
前記平坦化膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項2】N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、
前記平坦化膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項3】P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に有機樹脂膜を有し、
前記有機樹脂膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項4】N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に有機樹脂膜を有し、
前記有機樹脂膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項17】第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜に、N型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に平坦化膜を形成する表示装置の作製方法。
【請求項18】第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第2の半導体膜に、N型不純物領域を形成し、
前記第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に平坦化膜を形成する表示装置の作製方法。
【請求項19】第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜に、N型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に有機樹脂膜を形成する表示装置の作製方法。
【請求項20】第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第2の半導体膜に、N型不純物領域を形成し、
前記第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に有機樹脂膜を形成する表示装置の作製方法。」

6.甲号証に記載された発明との対比・判断
本件発明1と甲第1号証に記載された発明を比較するに、甲第1号証の「薄膜トランジスタ4」、「nチャンネルTFT21’」及び「PチャンネルTFT22’」がそれぞれ、本件発明1の「第1の薄膜トランジスタ」、「N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタを用いたダイオード」及び「P型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオード」に対応しており、また、甲第1号証には走査回路を内蔵したものが記載されているからその「薄膜トランジスタ4」、「nチャンネルTFT21’」及び「PチャンネルTFT22’」は、同一基板上に形成されているものと認められ(なお、液晶駆動用TFTと保護回路を同一基板上に設けることは、甲第2号証、参考資料1〜4にも記載されている。)、また、甲第1号証の「nチャンネルTFT21’」と「PチャンネルTFT22’」を接続する部分は本件発明1の「第1の配線」に対応しているから、両者はともに
「第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されている表示装置。」の発明で一致するものの次の点で相違する。
a.第1の薄膜トランジスタについて、本件発明1はP型不純物領域を有するとされているのに対し、甲第1号証にはその旨の記載がない点。
b.本件発明1では、前記第1の配線と前記第2の電極とはアモルファスシリコンからなる第2の配線によって電気的に接続されているのに対し、甲第1号証では、前記第1の配線に対応する「nチャンネルTFT21’」と「PチャンネルTFT22’」との接続部分は、TFTのゲート電極に接続されておらず、当然にアモルファスシリコンからなる第2の配線という構成を有さない点。
c.本件発明1では、前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、前記平坦化膜は、前記第2の配線上にあるとされているのに対し、甲第1号証にはこれらについての記載がない点。
上記相違点aについて検討するに、液晶駆動用のTFTの不純物領域がP型又はN型のいずれかを選択していることは周知の事項であり、この相違点aは、格別の相違とはいえない。
上記相違点bについて検討するに、甲第1号証のものは、その第2図に示されるように2つの共通ライン(VD及びVS)間にダイオードが接続されるもので、そのnチャンネルTFT21’のゲート電極は共通ラインVSに接続されて使用されており、これが接続部Pに接続されるという構成にはなり得ないものである。
したがって、甲第1号証に基いて、上記の構成、すなわち、前記第1の配線と前記第2の電極とはアモルファスシリコンからなる第2の配線によって電気的に接続されているという構成を当業者が容易に想到し得たとはいえない。
なお、本件発明1において上記の構成となっているのは、本件特許図面の図7に示される回路の採用が前提となっているからであり、ここで必要とされる抵抗R2をアモルファスシリコンで形成しているのであるから、抵抗R2を必要としていない甲第1号証の第2図に記載の回路構成において、上記の構成は導き出されようがないものと認められる。
また、甲第2号証には、ダイオードとしてPINダイオードや薄膜ダイオード(TFD)を用いたものが記載されているが、その保護回路は、その第5図に示されるように甲第1号証の第2図(a)、(b)に示されるのと同様なものであるから、この回路において、本件発明1の上記の構成、すなわち、前記第1の配線と前記第2の電極とはアモルファスシリコンからなる第2の配線によって電気的に接続されているという構成を当業者が容易に想到し得ないことは、前記甲第1号証の場合と同様である。
なお、申立人は、液晶駆動用のTFTを静電気等によるサージ電圧から保護するための保護回路としては、甲第1号証や甲第2号証に示される回路だけでなく、参考資料1〜4に示されるように種々周知であり、本件発明1のごとく構成することは、当業者の設計事項に属する旨の主張をするが、参考資料のいずれにも、本件特許図面7に示される回路は記載されておらず、参考資料を参照しても本件発明1の上記の構成を想到することが当業者に容易とはいえない。
したがって、相違点cについての検討をするまでもなく、本件発明1を甲第1号証、甲第2号証に基いて当業者が容易に発明できたということはできない。
また、本件発明2〜4及び17〜20はいずれも、上記相違点bに相当する構成を有しているから、同様の理由で、甲第1号証、甲第2号証に基いて当業者が容易に発明できたとはいえないものである。

7.むすび
以上のとおりであるから、特許異議申立ての理由及び証拠によっては訂正後の本件請求項1ないし4及び17ないし20に係る発明の特許を取り消すことはできない。
よって、結論のとおり決定する。
 
発明の名称 (54)【発明の名称】
表示装置
(57)【特許請求の範囲】
【請求項1】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、
前記平坦化膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項2】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、
前記平坦化膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項3】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に有機樹脂膜を有し、
前記有機樹脂膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項4】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、アモルファスシリコンからなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に有機樹脂膜を有し、
前記有機樹脂膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項5】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、透明導電材料からなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、
前記第2の配線は、前記平坦化膜上にあることを特徴とする表示装置。
【請求項6】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、透明導電材料からなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に平坦化膜を有し、
前記第2の配線は、前記平坦化膜上にあることを特徴とする表示装置。
【請求項7】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、透明導電材料からなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に有機樹脂膜を有し、
前記第2の配線は、前記有機樹脂膜上にあることを特徴とする表示装置。
【請求項8】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、透明導電材料からなる第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びダイオード上に有機樹脂膜を有し、
前記第2の配線は、前記有機樹脂膜上にあることを特徴とする表示装置。
【請求項9】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に平坦化膜を有し、
前記平坦化膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項10】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に平坦化膜を有し、
前記平坦化膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項11】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に有機樹脂膜を有し、
前記有機樹脂膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項12】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に有機樹脂膜を有し、
前記有機樹脂膜は、前記第2の配線上にあることを特徴とする表示装置。
【請求項13】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に平坦化膜を有し、
前記第2の配線は、前記平坦化膜上にあることを特徴とする表示装置。
【請求項14】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に平坦化膜を有し、
前記第2の配線は、前記平坦化膜上にあることを特徴とする表示装置。
【請求項15】
P型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に有機樹脂膜を有し、
前記第2の配線は、前記有機樹脂膜上にあることを特徴とする表示装置。
【請求項16】
N型不純物領域を有する第1の半導体膜及び第1の電極を有する第1の薄膜トランジスタと、
N型不純物領域を有する第2の半導体膜と第2の電極とを有する第2の薄膜トランジスタ及びP型不純物領域を有する第3の半導体膜と第3の電極とを有する第3の薄膜トランジスタを用いたツェナーダイオードとを有し、
前記第1、第2及び第3の半導体膜は同一基板上に形成されており、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とは、第1の配線によって電気的に接続されており、
前記第1の配線と前記第2の電極とは、第2の配線によって電気的に接続されており、
前記薄膜トランジスタ及びツェナーダイオード上に有機樹脂膜を有し、
前記第2の配線は、前記有機樹脂膜上にあることを特徴とする表示装置。
【請求項17】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜に、N型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に平坦化膜を形成する表示装置の作製方法。
【請求項18】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第2の半導体膜に、N型不純物領域を形成し、
前記第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に平坦化膜を形成する表示装置の作製方法。
【請求項19】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜に、N型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に有機樹脂膜を形成する表示装置の作製方法。
【請求項20】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第2の半導体膜に、N型不純物領域を形成し、
前記第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記第1の配線と前記第2の電極とを電気的に接続するアモルファスシリコンからなる第2の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に有機樹脂膜を形成する表示装置の作製方法。
【請求項21】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜に、N型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に平坦化膜を形成し、
前記第1の配線と前記第2の電極とを電気的に接続する透明導電材料からなる第2の配線を形成する表示装置の作製方法。
【請求項22】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第2の半導体膜に、N型不純物領域を形成し、
前記第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に平坦化膜を形成し、
前記第1の配線と前記第2の電極とを電気的に接続する透明導電材料からなる第2の配線を形成する表示装置の作製方法。
【請求項23】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜に、N型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に有機樹脂膜を形成し、
前記第1の配線と前記第2の電極とを電気的に接続する透明導電材料からなる第2の配線を形成する表示装置の作製方法。
【請求項24】
第1の半導体膜を有する薄膜トランジスタと、
第2及び第3の半導体膜を有する薄膜トランジスタを用いたダイオードとを有する表示装置の作製方法において、
同一基板上に前記第1、第2及び第3の半導体膜を形成し、
前記第1、第2及び第3の半導体膜上にそれぞれ第1、第2及び第3の電極を形成し、
前記第1及び第2の半導体膜に、N型不純物領域を形成し、
前記第3の半導体膜に、P型不純物領域を形成し、
前記第2の半導体膜のN型不純物領域と第3の半導体膜のP型不純物領域とを接続する第1の配線を形成し、
前記薄膜トランジスタ及び前記ダイオード上に有機樹脂膜を形成し、
前記第1の配線と前記第2の電極とを電気的に接続する透明導電材料からなる第2の配線を形成する表示装置の作製方法。
【発明の詳細な説明】
【0001】
【産業上の利用分野】
本発明は、画素の存在する部分に薄膜トランジスタが存在し、これら薄膜トランジスタが画素の駆動装置として機能する表示装置、およびこのような形態の表示装置を利用した各種装置に関する。すなわち、本発明は、ネマチック、コレスチック、スメクチック等の方式を利用した液晶ディスプレーや、液晶ディスプレーと同様な表示装置を有する投射型装置(液晶プロジェクター等)、あるいは液晶以外に電気的な信号によって、光学特性を制御できる材料を用いて静的な、あるいは動的な映像や信号を表示する装置に関する。
【0002】
【従来の技術】
上記に列挙した表示装置は各画素ごとに薄膜トランジスタ等の駆動装置が存在し、画素を制御するという、いわゆるアクティブマトリックス方式を採用している。各画素に割り当てられる薄膜トランジスタの数は図1に示されるものでは1個であり、また図2ないし図4に示されるものでは、2個もしくは必要によってはそれ以上の数の薄膜トランジスタが使用される。また、方式によっては、複数の画素を1つもしくはそれ以上の数の薄膜トランジスタが使用される場合もある。いずれの場合でも、各画素は縦方向と横方向に複数の信号線を配置し、これらの交点に液晶素子のごとき電気光学素子を配置し、薄膜トランジスタによって、縦横の信号線によって送られたデータをもとに電気光学素子を制御する。
【0003】
図1にはこのようなアクティブマトリックス方式の回路を説明するために、1画素の回路を示した。縦方向のデータ駆動回路101からは、複数の信号線103a〜dが延びている。また、横方向のデータ駆動回路102からも、同様に、複数の信号線104a〜dが延びている。図1には信号線103aと104aが交差する部分の電気光学素子を駆動する回路について書かれている。すなわち、両信号線の交差する部分の近傍に薄膜トランジスタが設けられ、信号線103aは薄膜トランジスタのゲイト電極105に接続され、また、信号線104aは薄膜トランジスタのドレイン電極106に接続されている。そして、薄膜トランジスタのソース電極107は、液晶のごとき電気光学素子108に接続されている。図1では、薄膜トランジスタは、Nチャネル型薄膜トランジスタを使用しているが、Pチャネル型薄膜トランジスタを使用しても構わない。
【0004】
図2はCMOSインバータ型のアクティブマトリックス方式で、図1のアクティブマトリックス方式と同様に、縦方向のデータ駆動回路201からは、複数の信号線203a〜dが延びている。また、横方向のデータ駆動回路202からも、同様に、複数の信号線204a〜dが延びている。図1の場合とは異なり、信号線204に平行して、配線204’が走っている。そして、図1と同様に、両信号線の交差する部分の電気光学素子を駆動するために2個の薄膜トランジスタが使用される。図に示されているように薄膜トランジスタはPチャネル型トランジスタとNチャネル型トランジスタであり、信号線203aは、両トランジスタのゲイト電極205pおよび205nに接続されている。また、Pチャネル薄膜トランジスタのドレイン電極206pは信号線204aに接続され、Nチャネル薄膜トランジスタのドレイン電極206nは配線204’に接続されている。さらに、PおよびNチャネル型薄膜トランジスタのソース電極207pおよびnはどちらも液晶等の電気光学素子208に接続されている。
【0005】
図2はCMOSバッファー型のアクティブマトリックス方式で、図2のアクティブマトリックス方式と同様に、縦方向のデータ駆動回路301からは、複数の信号線303a〜dが延びている。また、横方向のデータ駆動回路302からも、同様に、複数の信号線304a〜dおよび配線204’a〜dが走っている。そして、図2と同様に、両信号線の交差する部分の電気光学素子を駆動するためにPチャネル型トランジスタとNチャネル型トランジスタが使用され、信号線303aは、両トランジスタのゲイト電極305pおよび305nに接続されている。また、Nチャネル薄膜トランジスタのドレイン電極306nは信号線304aに接続され、Pチャネル薄膜トランジスタのドレイン電極306pは配線304’に接続されている。さらに、PおよびNチャネル型薄膜トランジスタのソース電極307pおよびnはどちらも液晶等の電気光学素子308に接続されている。
【0006】
図4はCMOSトランスファーゲイト型のアクティブマトリックス方式で、図1のアクティブマトリックス方式と同様に、縦方向のデータ駆動回路401からは、複数の信号線403a〜dが延びている。また、横方向のデータ駆動回路402からも、同様に、複数の信号線404a〜dが延びている。そして、図2および図3と同様に、両信号線の交差する部分の電気光学素子を駆動するためにPチャネル型トランジスタとNチャネル型トランジスタが設けられ、信号線403aは、両トランジスタのソース電極406pおよび406nに接続されている。また、両薄膜トランジスタのゲイト電極405pおよび405nは信号線404aに接続され、両薄膜トランジスタのドレイン電極407pおよびnはどちらも液晶等の電気光学素子408に接続されている。
【0007】
これらの回路に共通の問題点は各駆動回路と薄膜トランジスタの間にサージ(静電気)電圧が発生した場合に、薄膜トランジスタを保護する為の回路が設けられていないことである。特に、薄膜トランジスタのゲイト電極に高い電圧が加わると、ゲイト絶縁膜が破壊され、素子として機能しなくなる。
【0008】
また、薄膜トランジスタのソース・ドレイン間に過大な電圧がかかることによっても、それはゲイト電極とチャネル形成領域との間の電圧が大きくなり、間接的にゲイト絶縁膜の破壊につながるため、薄膜トランジスタは大きなダメージを受け、場合によっては破壊に到る。このような過大な電圧の源泉としては何らかの理由によっで生じた静電気が主な理由であり、電流量自体は決して大きくないことがほとんどであり、過大な電圧が発生した場合には速やかに取り除くことが望まれる。
【0009】
【発明が解決しようとする課題】
本発明は薄膜トランジスタを保護するための回路を適切な位置に適切な作製方法によって設け、薄膜トランジスタを保護し、上記表示素子の信頼性、寿命を高めることを目的とする。
【0010】
【課題を解決しようとする手段】
薄膜トランジスタの保護回路は、装置の表示部分の周辺に設けられることが望まれ、また、表示部分の薄膜トランジスタの作製と同時に作製されることが望まれる。さらに、正常な駆動電圧は通過させるが、過大な電圧は通過させず、適切にバイパスさせる必要がある。薄膜トランジスタにおいて過大な電圧とは通常、ゲイト電圧のしきい値電圧の10倍程度であり、50V以上を指すが、この値は薄膜トランジスタの構造によって大きく変化する。一方、通常の駆動電圧は、大きくてもゲイト電圧のしきい値電圧の数倍であり、大抵の場合、10〜40Vであるが、この値も薄膜トランジスタの構造によって大きく変化する。
【0011】
以上のような条件を満たすために、本発明では、図5に示すように、表示素子部とその周辺の駆動回路部に保護回路を設ける。保護回路としては、例えば、図8および図9に示されるダイオードの持つツェナー特性を利用して回路を用いることができる。ダイオードとしては、P型とN型の接合であるPN接合以外に、I型(真性)とP型(もしくはN型)の接合であるPI接合(NI接合)、あるいはP型、I型、N型の接合であるPIN接合、さらにこれらを複数組み合わせて得られる、PIPI・・・接合やNINI・・・接合、PINIPIN・・・接合等を用いることができる。また、半導体と金属とのショットキー接合を利用したダイオードを使用することも可能である。
【0012】
図8(A)にはダイオードを用いた保護回路の例を示す。この例ではVDDは正であり、例えば5〜50Vの電圧である。一般にダイオードは図8(B)で示されるような電流ー電圧特性を示し、一定以上の逆方向電圧を加えることによって、急激に電流が流れるようになる。このときの特性をツェナー特性という。この急激に電流が流れるようになるしきい電圧Vthの値は、例えば5〜20Vである。また、ダイオードを複数個直列に接続することによって、Vthの値をより大きくすることが可能である。
【0013】
図中のA点の電位が適切な正の値であるときには、ダイオードのうち、D1とD3は通常の導体に近い抵抗として機能し、一方、D2とD4は極めて高い抵抗として機能する。したがって、B点の電位はVDDとほぼ同じ電位となる。同様にA点の電位が適切な負の値であるときには、B点の電位は接地電位と同じ電位となる。
【0014】
しかしながら、Vthを越えるような過大な正の電圧がかかった場合には、いずれのダイオードも低い抵抗として機能する。そして、D1とD2の抵抗値がほぼ同じで、R1よりもはるかに小さければ、この電流はほとんどがD2の方向に流れてゆく。過大な負の電圧がかかった場合も同様で、ほとんどの電流がD1を経由し、B点の電位は低く保たれる。このような回路を複数直列に接続することによってより効果的に過大電流を阻止することができる。
【0015】
図9(A)には、ダイオードを使用した別の例を示す。図中に示されるダイオードはツェナーダイオードと呼ばれ、構造としては2つの互いに逆向きのダイオードをつないだもので、例えば、PNP(NPN)接合、NIN(PIP)接合、PINIP(NIPIN)接合、あるいはこれらを組み合わせた接合によって作られる。ツェナーダイオードの特性は図9(B)に示すように、-Vth以上+Vth以下の電圧では極めて大きな抵抗として機能するが、それを越えるような過大な電圧がかかった場合には、抵抗値が下がるというものである。
【0016】
今、A点の電位がVth以下の正または負であるとすれば、このツェナーダイオードD1は極めて大きな抵抗として機能し、B点の電位はA点の電位とほとんどかわらない。しかしながら、A点の電位がVthを越える過大な正または負の値であれば、D1は大きな抵抗として機能し、その抵抗がR1に比べて、十分大きければ、電流はほとんどがD1を経由して流れ、B点の電位は低いままに保たれる。このような回路を複数直列に接続することによって、より効果的に過大電圧を阻止することができる。
【0017】
同じ効果を有する保護回路は薄膜トランジスタを利用しても作製することが可能である。その例を図6および図7に示す。図6(A)は、正の過大電圧がかかったときにのみ動作して過大電圧をバイパスする回路である。抵抗R1およびR2を選択することによって、Nチャネル型薄膜トランジスタのゲイト電圧および、ソース・ドレイン間の電圧を適当な値となるように設計する。例えば、R1/R2=10とすれば、図中のA点における電位が(B点における電位を基準として)+50Vであるときに、ゲイトの電位を+5Vとすることができる。そして、この薄膜トランジスタのしきい値電圧が+5Vならば、この薄膜トランジスタは動作し、ソース・ドレイン間に電流が流れる。A点における電位が+50V以上であれば、ゲイト電極の電位は+5V以上であるので、薄膜トランジスタは動作して、過大な電圧を除去する効果を示す。ここで、薄膜トランジスタとして、Pチャネル型トランジスタとすれば、負の過大電圧がかかった場合にのみ動作する。一方、A点における電位が+50V以下であれば、薄膜トランジスタは高い抵抗として機能し、電圧はあまり低下しない。したがって、正常な信号電圧はバイパスされない。
【0018】
図6(A)の回路は正の過大電圧がかかった場合にのみ動作し、負の過大電圧がかかった場合には動作しなかった。しかしながら、実際には正の過大電圧がかかる場合もあれば、負の過大電圧がかかる場合もあり、どの場合にも対応できる必要がある。図6(B)は、そのための回路を示し、8つの抵抗R1、R2、R3およびR4の値を選択することによって、2つのNチャネル型トランジスタのソース・ドレイン間電圧およびゲイト電極の電圧を適切に制御できる。例えば、R1/R2=10、R4/R3=10とすれば、A点の電位が+50Vであれば、薄膜トランジスタT1のゲイト電極の電位は+5Vであり、T2の電位は+45Vである。このとき、T1にはソース・ドレイン電流が流れることは先に示した通りであるが、T2では、ゲイト絶縁膜をはさんで、チャネル形成領域の電位の方がゲイト電極の電位よりも低いため、バイパス電流は流れない。
【0019】
逆に、A点の電位が-50Vであれば、T1のゲイト電極の電位は-5Vであり、チャネル形成領域の電位(0V)よりも低いため、バイパス電流は流れない。しかしながら、T2のゲイト電極の電位は-45Vであり、チャネル形成領域の電位(-50V)よりも高いため、バイパス電流が流れる。そして、A点の電位が-50Vと+50Vの間であれば、電流はどちらの薄膜トランジスタも電流は流れず、したがって、正常な信号電流はほとんど障害を受けない。
【0020】
図6(C)は、以上の回路を複合させたものであり、第1の保護回路(図上部)において減衰した過大電圧を抵抗R5を経たのちに、さらに第2の保護回路(図下部)によって減衰せしめる。
【0021】
図6は、Nチャネル型薄膜トランジスタもしくはPチャネル型薄膜トランジスタのどちらか一方を使用して構成された保護回路に関するものであった。Pチャネル型薄膜トランジスタとNチャネル型薄膜トランジスタを両方とも用いることによっても図7に示すように保護回路を構成することができる。図7(A)を用いて、この方法による保護回路の基本動作を説明する。
【0022】
図6で示したものと同様に、適切な抵抗R1、R2を選択することによって、ソース・ドレイン間の電圧とゲイト電極の電位を適切な値にすることができる。例えば、R1/R2=10とすることによって、A点における電位が、B点を基準としたときに+50であったとすると、薄膜トランジスタのゲイト電極の電圧はいずれも+5Vとである。そして、薄膜トランジスタのうち、Nチャネル薄膜トランジスタであるT1のみがバイパスとして機能する。
【0023】
逆に、A点の電位が-50Vであった場合には、両薄膜トランジスタのゲイト電極の電位は-5Vであるが、このときにはPチャネル型薄膜トランジスタであるT2のみがバイパスとして機能する。図7(B)は、以上の回路を組み合わせたものである。
【0024】
このような方式を採用する場合には、保護回路で使用される薄膜トランジスタの耐圧が保護回路の耐圧を決定する。薄膜トランジスタにおいて、ゲイト電極とソース電極との電圧の許容値が50Vであれば、以上の回路は±500Vまでの電圧に対して耐えることができ、かつ、保護回路として機能する。もちろん、抵抗の値を選択することによってこの値を変えることは容易にできる。
【0025】
図6および図7ではソース・ドレイン間の抵抗については何ら記述がないが、この値を考慮することはソース・ドレイン間の電圧を決定する上で重要である。一般的な薄膜型トランジスタにおける値としては、例えば、チャネル長が10μm、チャネル幅が10μmのNチャネル型薄膜トランジスタで108〜1011Ωが得られている。この値はかなり大きいように思えるが、抵抗率106Ω・cmの高抵抗多結晶シリコン、あるいはアモルファス(セミアモルファス)シリコンを用いて、長さ10μm、幅1μm、厚さ0.1μmの線状体の抵抗は1012Ωとなり、上記の薄膜トランジスタの抵抗はほとんど無視できる。
【0026】
これらの保護回路で使用される抵抗としては、このように珪素を主とする材料を用いてもよいし、金属材料や金属と珪素との合金、各種化合物半導体(例えば酸化錫、酸化インジウム、酸化錫インジウム等)を用いてもよい。
【0027】
次に、本発明の表示装置駆動回路の保護回路の作製方法について述べる。本発明の保護回路の特色としては、回路の作製が、駆動回路(図1〜図4で示される薄膜トランジターを含む回路)の作製と平行しておこなえるということであり、その例を以下に示す。
【0028】
図10は、駆動回路に用いられる薄膜トランジスターと、周辺に設けられるツェナーダイオードの作製方法の1例を示す。まず、表示素子を実装するための適切な基板上に、厚さ10nm〜10μm、このましくは50nm〜1μmの半導体被膜を設け、これを選択的にエッチングして、半導体領域1001と1002を形成する。半導体領域の大きさは、後に形成される素子の大きさによって決定される。通常の薄膜トランッジスタの場合であれば、1辺の長さは100nm〜100μmが使用される。このときの基板の材料としては石英ガラス、ANガラス等のガラス材料が選択され、また、必要によっては、基板上に別な被膜が形成されたものが使用される。さらに、半導体被膜の形成方法としては、減圧CVD(LPCVD)法、プラズマCVD法、光CVD法等が使用される。さらに、この成膜の終了直後、もしくは他のプロセスを経たのち、半導体膜は、400〜800度C、好ましくは500〜650度Cにおいて、熱処理され、あるいは、レーザー光等の強光を照射することによって結晶性を高め、半導体としての特性の向上を計ってもよい。
【0029】
次に、このようにして形成された半導体領域上にゲイト絶縁膜として機能する被膜1003と1004が、厚さ10nm〜1μm、このましくは10nm〜200nm形成される。この被膜としては酸化珪素、窒化珪素等が使用され、その作製方法は、LPCVD法、プラズマCVD法、光CVD法、熱酸化(窒化)法、光照射酸化(窒化)法、プラズマ酸化(窒化)法等の方法が目的とする被膜の厚さ、特性に応じて選択される。最後にゲイト電極の材料となる厚さ50nm〜10μm、好ましくは100nm〜2μmの被膜1005がこれらを覆って形成される。ゲイト電極の材料としては、アモルファスシリコン(ゲルマニウム)、セミアモルファスシリコン(ゲルマニウム)、多結晶シリコン(ゲルマニウム)等の半導体材料、タングステンシリサイド、アルミニウムシリサイド、モリブテンシリサイド等の珪化物、タングステンやモリブデン、アルミニウムといった金属あるいは合金の単層、もしくはこれらの材料を多層に構成したものが用いられる。例えば、厚さ10〜100nmのリンがドープされたアモルファスシリコン層の上に厚さ100nm〜2μmのタングステン層が設けられた構造とすることも可能である。このようにして図10(A)を得る。
【0030】
次に、被膜1005を選択的に絶縁膜の上に残置せしめ、領域1006および1007を形成する。この領域は後にゲイト電極となる場合がある。さらに、公知の不純物導入方法、例えばイオン打ち込み法、熱拡散法、によって半導体領域1001および1002内に選択的に不純物を多く含有し、導電率の大きな領域、いわゆる不純物領域1008〜1011を形成する。このとき、領域1006および1007あるいはその上に存在するフォトレジスト等が、不純物導入の際のマスクとして機能するため、その下部には不純物はあまり侵入しない。これは、通常、セルフアライン工程とよばれる工程である。さらに、イオン打ち込み法によって不純物が導入された場合には、半導体領域の結晶性が著しく損なわれるので、400〜800度C、好ましくは500〜650度Cにおいて、熱処理され、あるいは、レーザー光等の強光を表面から、あるいは裏面から照射することによって結晶性を高め、半導体としての特性の向上を計る必要がある。このようにして図10(B)を得る。
【0031】
最後に領域1006および1007を覆って絶縁膜を形成したのち、領域1007および不純物領域1008〜1011に電極形成用の穴を開け、電極1012〜1016を形成する。このようにして、ツェナーダイオード1017およびNチャネル型薄膜トランジスタ1018が作製される。このようにして図10(C)を得る。このような、ツェナーダイオードと薄膜トランジスタの混在した装置は、例えば図9で示される保護回路を有する装置である。
【0032】
さて、図10(C)においては、領域1006には電極が設けられず、外部からの信号によって、半導体領域1002の導電性が制御されることがないので、素子1017は薄膜トランジスタとしては機能しないが、最後の工程で電極を設ければ薄膜トランジスタとなる。したがって、図10(B)で示される(未完成)素子を多量に基板上に作製しておき、後に必要に応じて、表示装置領域あるいは周辺領域のこれら素子に電極を設け、あるものは薄膜トランジスタとして、あるものはダイオードとして機能するように設計できる自由度がある。
【0033】
図11は、駆動回路に用いられる薄膜トランジスターと、周辺に設けられる薄膜トランジスタの作製方法の1例を示す。まず、基板上に、厚さ10nm〜10μm、好ましくは50nm〜1μmの半導体被膜を設け、これを選択的にエッチングして、半導体領域1101〜1104を形成する。
【0034】
次に、このようにして形成された半導体領域上にゲイト絶縁膜として機能する被膜1105が形成される。最後にゲイト電極の材料となる被膜1006がこれらを覆って形成される。このようにして図11(A)を得る。
【0035】
次に、被膜1106を選択的に絶縁膜の上に残置せしめ、ゲイト電極1107〜1110を形成する。このようにして図11(B)を得る。
【0036】
さらに、半導体領域1101および1104はフォトレッジスト等によってマスクし、半導体領域1102および1103のみを露出させ、公知の不純物導入方法によって半導体領域1102と1103にセルフアライン的にP型の不純物領域1111〜1114を形成する(図11(C))。さらに、同様に今度は半導体領域1102と1103にマスクをし、半導体領域1101と1104を露出させ、不純物の導入をおこない、N型の不純物領域1115〜1118を形成する。こうして図11(D)を得る。
【0037】
最後にゲイト電極1107〜1110を覆って絶縁膜を形成したのち、各ゲイト電極および不純物領域に電極形成用の穴を開け、電極1119〜11128形成する。このようにして、Pチャネル型薄膜トランジスタとNチャネル型薄膜トランジスタの混在した回路が作製される。このようにして図11(E)を得る。このような、Pチャネル型薄膜トランジスタとNチャネル型薄膜トランジスタの混在した回路は、例えば図7で示される保護回路を有する装置で使用される。
【0038】
図13は、以上のような作製方法によって作製される保護回路の例である。この作製方法としては、まず、半導体領域1301と1302を形成し、ゲイト絶縁膜として機能する被膜(図には示されていない)を形成したあと、両半導体領域にまたがるゲイト電極1303を形成し、半導体領域1301にP型不純物領域を、半導体領域1302にN型不純物をそれぞれ形成した後、さらに層間絶縁膜(図には示されていない)を形成する。そして、良導電体であるアルミニウム等の金属材料によって、両半導体領域にまたがる金属電極1304と1305、および信号線1306とを同時に形成する。その後、例えば酸化錫・インジウム等の抵抗性材料、あるいは高抵抗アモルファスシリコ等によって抵抗として機能する配線1307と1308を形成して、保護回路が形成される。
【0039】
図12は、駆動回路に用いられる薄膜トランジスターと、周辺に設けられるダイオードの作製方法の1例を示す。まず、基板上に半導体被膜を設け、これを選択的にエッチングして、半導体領域1201〜1204を形成する。
【0040】
次に、このようにして形成された半導体領域上にゲイト絶縁膜として機能する被膜1205が形成される。最後にゲイト電極の材料となる被膜1206がこれらを覆って形成される。このようにして図12(A)を得る。
【0041】
次に、被膜1206を選択的に絶縁膜の上に残置せしめ、ゲイト電極1207と1208を形成する。このようにして図12(B)を得る。
【0042】
さらに、半導体領域1201および1202の一部、および1204の全部はフォトレジスト等によってマスクし、半導体領域1201および1202の他の一部、および1203のみを露出させ、公知の不純物導入方法によって、半導体領域1201と1202の一部にP型の不純物領域1209および1210、さらに半導体領域1203にセルフアライン的にP型の不純物領域1211と1212を形成する(図12(C))。さらに、同様に今度は半導体領域1201と1202の不純物領域を含む領域と1203の全部にマスクをし、半導体領域1201と1202の他の一部と1204全部を露出させ、不純物の導入をおこない、N型の不純物領域1213〜1216を形成する。こうして図12(D)を得る。
【0043】
最後にゲイト電極1207と1208を覆って絶縁膜を形成したのち、各ゲイト電極および不純物領域に電極形成用の穴を開け、電極1217〜1124を形成する。このようにして、PINダイオード1225と1226、Pチャネル型薄膜トランジスタ1227、Nチャネル型薄膜トランジスタ1228の混在した回路が作製される。このようにして図12(E)を得る。このような、ダイオードとPチャネル型薄膜トランジスタとNチャネル型薄膜トランジスタの混在した回路は、例えば図8で示される保護回路を有する装置で使用される。特に電極1218はそれを延在せしめることによって、図8において示される抵抗を含む配線として使用できる。
【0044】
図14には、積層化されたPチャネル型薄膜トランジスタとNチャネル型薄膜トランジスタとを有する装置の作製方法を示す。図10〜図12に示した方法を利用して、まず、基板上にN型の不純物領域を有する半導体領域1405、1406、さらに、それらの上にゲイト絶縁膜を介して設けられたゲイト電極1403、1404を作製し、Nチャネル型薄膜トランジスタ1401と1402を得る。この薄膜トランジスタのゲイト電極になる部分を電気的に外部と接続しなかった場合にはこれらの素子はダイオードとして機能することは先に述べたとおりである。こうして、図14(A)を得る。
【0045】
ついで層間絶縁膜1407を形成し、その上にP型の不純物領域を有する半導体領域1408、1409、さらに、それらの上にゲイト絶縁膜を介して設けられたゲイト電極1410、1411を作製し、Pチャネル型薄膜トランジスタ1412と1413を得る。こうして、図14(B)を得る。
【0046】
最後に全体に層間絶縁膜を形成した後、必要な電極、例えば1414〜1423を形成する。こうして図14(C)に示されるような、Pチャネル型薄膜トランジスタとNチャネル型薄膜トランジスタの混在した回路が得られる。
【0047】
【実施例】
〔実施例1〕本実施例では、薄膜トランジスタの作製方法を中心に説明する。作製方法は図11をもとに説明する。まず、石英ガラス等の高価でない700度C以下、例えば約600度Cの熱処理に耐えうるガラス基板上に、マグネトロンRF(高周波)スパッタ法を用いてブロッキングとしての酸化珪素膜を基板上に、100〜300nmの厚さに作製する。プロセス条件は実質的に酸素100%、99.9%以上の酸素雰囲気、成膜温度15度C、出力400〜800W、圧力0.5Paとした。ターゲットに石英または単結晶シリコンを用いた成膜速度は3〜10nm/分であった。
【0048】
この上にシリコン膜をLPCVD法、スパッタ法またはプラズマCVD法によって形成した。LPCVD法で形成する場合、結晶化温度よりも100〜200度C低い450〜550度C、例えば530度Cでジシラン(Si2H6)またはトリシラン(Si3H8)をCVD装置に供給して成膜した。反応炉内圧力は30〜300Paとした。成膜速度は5〜25nm/分であった。Nチャネル型薄膜トランジスタとPチャネル型薄膜トランジスタのスレシュホールド電圧(Vth)を概略同一に制御するためにホウソをジボランを混入して1×1015〜1×1018cm-3の濃度として成膜中に添加してもよい。
【0049】
スパッタ法でおこなう場合、スパッタの背圧を1×10-5Pa以下とし、単結晶シリコンをターゲットとして、アルゴンに水素を20〜80%混入した雰囲気でおこなった。例えばアルゴン20%、水素80%とした。成膜温度は150度C、周波数は13.56MHz、スパッタ出力は400〜800W、成膜時圧力は0.5Paであった。
【0050】
プラズマCVD法によって珪素膜を形成する場合、温度は例えば300度Cとし、モノシラン(SiH4)またはジシラン(Si2H6)を用いた。これらをPCVD装置内に導入し、13.56MHzの高周波電力を加えて成膜した。
【0051】
これらの方法によって形成された被膜は、酸素が5×1021cm-3以下であることが好ましい。この酸素濃度が高いと結晶化させにくく、熱アニール温度を高く、または熱アニール時間を長くしなければならない。また、少なすぎると、バックライト(表示素子の後方に配置された光源)により、薄膜トランジスタがオフ状態であるにも関わらず、ソース・ドレイン間に電流が流れるというリークが発生する。そのため、酸素の濃度は4×1019〜4×1020cm-3の範囲とした。水素の濃度は4×1020cm-3り、珪素の4×1022cm-3と比較すると、1原子%であった。また、ソース、ドレインに対してより結晶化を助長させるため、酸素濃度を7×1019cm-3以下、好ましくは1×1019cm-3以下とし、表示素子を構成する薄膜トランジスタのチャネル形成領域にのみ酸素をイオン注入法によって5×1020〜5×1021cm-3となるように添加してもよい。そのとき、周辺回路を構成する薄膜トランジスタには光照射がされないため、この酸素の混入をより少なくし、より大きいキャリヤ移動度を得ることによって、装置の高周波動作をさせることが可能である。
【0052】
次にアモルファス状態の珪素膜を50〜500nm、例えば150nmの厚さに作製の後、450〜700度Cの温度にて12〜70時間非酸化性雰囲気にて中温度の加熱処理、例えば水素雰囲気下にて600度Cの温度で保持した。珪素膜の下の基板表面にアモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が発生せず、全体に均一に加熱アニールされる。すなわち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。
【0053】
アニールにより、珪素膜はアモルファス構造から秩序性の高い状態に移り、一部には結晶状態を呈する。特にシリコンの成膜後の状態で比較的秩序性の高い領域では特に結晶化して結晶状態になろうとする。しかしこれらの領域間に存在する珪素により互いの結合がなされるため、珪素同士は互いにひっぱりあう。レーザーラマン分光法による測定の結果、単結晶の珪素のラマンピーク521cm-1より低波数がわいシフトした、例えば、515cm-1程度に中心を有するピークが得られる。それの見掛け上の結晶粒径は、ラマンピークの半値幅から計算すると5〜50nmで、マイクロクリスタルと同じ程度であるが、実際にはこの結晶性の高い領域は多数存在して、クラスタ状の構造を形成し、各クラスタ間は互いに珪素同士で結合(アンカリング)されたセミアモルファス構造の被膜を形成させることができた。
【0054】
結果として、被膜は実質的に粒界(グレインバウンダリー、以下GBという)がない状態となる。キャリヤは各クラスタ間をアンカリングされた箇所を通じて互いに容易に移動しうるため、いわゆるGBの明確に存在する多結晶珪素よりも高いキャリヤ移動度を呈する。すなわち、ホール移動度として、10〜200cm2/Vs、電子移動度として、15〜300cm2/Vsが得られた。
【0055】
他方、上記のごとき中温度でのアニールではなく、900〜1200度Cの高温でのアニールにより被膜を多結晶化すると、核からの固相成長により被膜中の不純物の偏析がおきて、GBには酸素、窒素、炭素等の不純物が多くなり、結晶中の移動度は大きいが、GBでのバリヤ(障壁)を作ってそこでのキャリヤの移動を阻害し、あるいはキャリヤをトラップし、結果として10cm2/Vs以下のキャリヤ移動度しか得られない。すなわち、本実施例ではかくのごとき理由により、セミアモルファスまたはセミクリスタル構造を有するシリコン半導体を用いている。して、この半導体膜を第1のフォトマスクを用いてパターニングし、半導体領域1101〜1104を形成した。1つの半導体領域の大きさとしては、例えば10μm×50μmとした。
【0056】
この上に酸化珪素膜1105をゲイト絶縁膜として50〜200nm、例えば100nmの厚さに形成した。これはブロッキング層としての酸化珪素膜の作製と同じ条件で作製した。この成膜時にフッ素もしくはその化合物(フッ化水素やフッ化珪素等)を混入することにより、被膜中に、1015〜1019cm-3、例えば5×1016cm-3の濃度のフッ素を添加し、ナトリウムイオン等の固定化をさせてもよい。
【0057】
この後、この上側にリンが1〜5×1021cm-3の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン、タングステン、モリブテンシリサイド、タングステンシリサイドとの多層構造膜1106を形成した。これを第2のフォトマスクにてパターニングし、ゲイト電極1107〜1110を形成した。このときのゲイト電極の幅は、例えば10μmとし、その厚さは、リンドープされた珪素膜0,2μmとモリブデン膜0.3μmの計0.5μmとした。
【0058】
さらに、全体にフォトレジストを塗布し、第3のフォトマスクを用いて、フォトレジストのパターニングをおこない、イオン注入をした際に半導体領域1102と1103のみにイオンが注入されるように、半導体領域1101と1104を隠し、ホウソを1〜5×1015cm-2のドーズ量でイオン注入法によって添加してP型の不純物領域1111〜1114を形成した。同じく、新たに全体にフォトレジストを塗布し、第4のフォトマスクを用いて、フォトレジストのパターニングをおこない、イオン注入をした際に半導体領域1101と1104のみにイオンが注入されるように、半導体領域1102と1103を隠し、リンを1〜5×1015cm-2のドーズ量でイオン注入法によって添加して、N型の不純物領域1115〜1118を形成した。
【0059】
これらの不純物の導入は酸化珪素膜を通じておこなった。しかし、ゲイト電極をマスクとしてシリコン上の酸化珪素膜を取り除き、その後、ホウソ、リンを直接珪素膜中にイオン注入してもよい。
【0060】
次に600度Cにて10〜50時間で再び加熱アニールをおこなった。各薄膜トランジスタのソース、ドレイン領域の不純物を活性化して、P+、N+として作製した。また、ゲイト電極の下にはチャネル形成領域が実質的に真性(I型)のセミアモルファス半導体として形成されている。
【0061】
かくすると、セルフアライン方式でありながらも、700度C以上に全ての工程で温度を加えることなく、Pチャネル型あるいはNチャネル型、あるいはその両方の薄膜トランジスタを作製することができる。そのため、基板材料として高価な石英等を用いることなく装置を作製することができる。よって、例えば、液晶の大型表示装置には極めて適したプロセスであるといえる。
【0062】
本実施例でが熱アニールは、半導体領域形成時(図11(A))およびソース、ドレイン領域へのイオン注入後(図11(D))の2回おこなった。しかし、半導体領域形成前後でのアニールは、求める薄膜トランジスターの特性によって省略し、また、この2回のアニールをイオン注入工程の後の1回で兼ねることにより、製造工程の簡略化、製造時間の短縮を図ってもよい。
【0063】
さて、その後、図11(E)において示すように、全体に前記したスパッタ法により酸化珪素膜を形成し、これを層間絶縁膜とした。この層間絶縁膜は、酸化珪素以外にも、リンガラス、ボロガタラス、あるいはリン・ボロンガラス等を用いてもよい。また、その形成方法はLPCVD法、光CVD法、常圧CVD法のごとき気相成長法が適していたが、ゾルゲル法のごとき、液体・固体の化学反応を利用する方法によって十分な特性を示す材料が得られた。特に後者の方法は、コストの低減と、大面積化に適していることが判明した。この層間絶縁膜の厚さとしては、例えば、0.2〜0.6μmを形成したが、これは、薄膜トランジスタの大きさによって決定されるため、これより厚い場合も、また薄い場合もあり得る。
【0064】
その後、前記層間絶縁膜に、第5のフォトマスクを用いて、電極用の窓を形成し、さらに、これら全体にアルミニウムをスパッタ法によって形成した。アルミニウムのかわりにクロムのような耐熱性の金属を用いることも可能である。そして、第6のフォトマスクによって、アルミニウムをパターニングし、電極・リード1119〜1128を形成した。こうして、図11(E)が得られた。このとき、図11には示されていないが、駆動回路と薄膜トランジスタとを結ぶ、信号線も同時に形成することが可能である。
【0065】
さらに、その上に抵抗率が102〜1012Ωcm、好ましくは104〜108Ωcmのアモルファスシリコン膜を、例えば、30〜200nmの厚さで形成した。そして、第7のフォトマスクを用いてパターニングをおこない、抵抗として機能する配線1307、1308を形成した。図13において、斜線部は配線間のコンタクトの有ることを示す。図15には、上記の工程によって作製された素子の断面が示されている。図15(A)において、1502は上記のアモルファスシリコンによって形成された抵抗配線を示す。
【0066】
その後、表面を平坦化用有機樹脂1501、例えば透光性ポリイミド樹脂を塗布形成し、表示素子領域の必要な部分に第8のフォトマスクによって電極用穴を形成し、さらに、透明導電性材料の被膜、例えば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜鉛、あるいはそれらの合金・化合物、例えば、酸化インジウム・錫(ITO)の被膜を、スパッタ法によって形成した。そして、これをフォトマスクを使用しない、例えば、レーザースクライブ(レーザーエッチング)法によってパターニングをおこなった。もちろん、通常のようにマスクを用いて、パターニングをおこなうことも可能であるが、特に表示装置の面積が大きな場合にはマスク合わせは高度の技術を要し、マスク合わせの回数が増えることは歩留りの低下につながるため出来れば避けることが望ましい。レーザースクライブ法ではマスク合わせは不必要であり、また、透明導電膜のパターニングはレーザースクライブ法によって可能な最小パターン幅の0.3μmに比べればその10倍以上であるため、歩留りを低下させずにパターニングできる理想的な方法である。このようにしてパターニングして、画素電極1503を形成した。
【0067】
そして、このITOは室温〜150度Cで成膜し、200〜400度Cの酸素、または大気中でのアニールをおこなった。
【0068】
その後、表示装置、例えば液晶表示装置の作製に必要な各種の工程、例えば対向電極の形成や、液晶表示装置であれば液晶の注入等、を経て、表示装置が作製されたが、本発明とは直接関係ないので詳細については述べない。
【0069】
〔実施例2〕実施例1と同様な手法によって、図11(E)を得た。その後、図15(B)に示されるように表面に平坦化用有機樹脂1504、例えば透光性ポリイミド樹脂を塗布形成し、周辺の保護回路を含む領域、および表示素子領域の必要な部分に第8のフォトマスクによって電極用穴を形成し、さらに、透明導電性材料の被膜、例えば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜鉛、あるいはそれらの合金・化合物、例えば、酸化インジウム・錫(ITO)の被膜を、スパッタ法によって形成した。そして、これを第9のフォトマスクを使用して、パターニングをおこなった。そして、表示素子領域において、画素電極1505を、周辺領域において、抵抗として機能する配線(図13においては、1307や1308に対応する)を形成した。
【0070】
そして、このITOは室温〜150度Cで成膜し、200〜400度Cの酸素、または大気中でのアニールをおこなった。
【0071】
その後、表示装置、例えば液晶表示装置の作製に必要な各種の工程、例えば対向電極の形成や、液晶表示装置であれば液晶の注入等、を経て、表示装置が作製されたが、本発明とは直接関係ないので詳細については述べない。
【0072】
【発明の効果】
本発明を用いることによって、液晶、強誘電体、その他、電気光学的な効果を有する材料を用いた表示装置で、表示素子を薄膜トランジスタを用いた方法によって駆動するものにおいて、薄膜トランジスタ等の素子をサージ電圧から保護することができ、よって、上記表示装置の信頼性の向上、耐久性の向上、および長寿命化を達成することができた。
【図面の簡単な説明】
【図1】 表示素子部の構造の例を示す。
【図2】 表示素子部の構造の例を示す。
【図3】 表示素子部の構造の例を示す。
【図4】 表示素子部の構造の例を示す。
【図5】 本発明の保護回路の利用例を示す。
【図6】 本発明の保護回路の例を示す。
【図7】 本発明の保護回路の例を示す。
【図8】 本発明の保護回路の例を示す。
【図9】 本発明の保護回路の例を示す。
【図10】本発明の保護回路の作製方法を示す。
【図11】本発明の保護回路の作製方法を示す。
【図12】本発明の保護回路の作製方法を示す。
【図13】本発明の保護回路の例を示す。
【図14】本発明の保護回路の作製方法を示す。
【図15】本発明の保護回路の例を示す。
【符号の説明】
1301・・・N型の不純物領域を含む半導体領域
1302・・・P型の不純物領域を含む半導体領域
1303・・・ゲイト電極
1304・・・不純物領域間を接続する金属電極・リード
1305・・・不純物領域間を接続する金属電極・リード
1306・・・信号線
1307、1308・・・抵抗として機能する配線
 
訂正の要旨 訂正の要旨
訂正事項の概要は、次のa〜fのとおりである。
a.特許請求の範囲の請求項1〜4において、「第2の配線」を「アモルファスシリコンからなる第2の配線」と訂正する。
b.請求項5〜8、15〜19を削除する。
c.請求項1〜8を引用する請求項9を引用形式から独立形式にし、それぞれ、請求項9〜16とする。
d.請求項5〜8を引用する請求項10を引用形式から独立形式にし、それぞれ、請求項5〜8とする。
e.請求項11〜14において、「第2の配線」を「アモルファスシリコンからなる第2の配線」と訂正し、それぞれ、請求項17〜20とする。
f.請求項15〜18を引用する請求項20を引用形式から独立形式にし、それぞれ、請求項21〜24とする。
異議決定日 2002-02-14 
出願番号 特願平11-371642
審決分類 P 1 652・ 121- YA (G02F)
最終処分 維持  
前審関与審査官 右田 昌士  
特許庁審判長 森 正幸
特許庁審判官 稲積 義登
町田 光信
登録日 2001-01-05 
登録番号 特許第3145373号(P3145373)
権利者 株式会社半導体エネルギー研究所
発明の名称 表示装置  
代理人 玉城 信一  
代理人 玉城 信一  

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