• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1059341
審判番号 不服2000-5326  
総通号数 31 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1993-08-06 
種別 拒絶査定不服の審決 
審判請求日 2000-04-13 
確定日 2002-06-06 
事件の表示 平成 4年特許願第296774号「半導体集積回路装置のクロック配線方法」拒絶査定に対する審判事件[平成 5年 8月 6日出願公開、特開平 5-198674]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.本願発明
本願は、平成4年11月6日の特許出願であって、その請求項1に係る発明(以下「本願発明」という)は、平成11年1月8日付け手続補正書で補正された明細書並びに図面の記載からみて、その特許請求の範囲請求項1に記載された次のとおりのものである。なお、平成11年12月20日付け手続補正は、平成12年11月28日付けで補正の却下の決定がなされ、確定した。
「【請求項1】多層配線を有する半導体集積回路のレイアウト設計に際して、前記半導体集積回路の構成要素を複数のブロックに分割し、各ブロック内の配置配線処理を行なった後に各ブロック間の配線を行う階層設計手法を用いた半導体集積回路装置の配線方法であって、クロック信号を供給するクロック発生源から各ブロックへのクロック配線を、前記クロック発生源から各ブロックのクロック端子まで等長となるように特定の配線層に限定して敷設することを特徴とする半導体集積回路装置のクロック配線方法。」

2.引用例に記載された発明
これに対して、原査定の拒絶の理由に引用された、いずれも本願出願前日本国内において頒布された特開平3-114257号公報(以下、「引用例1」という。)、特開平1-241144号公報(以下、「引用例2」という。)、特開昭63-69262号公報(以下、「引用例3」という。)には、次の事項が記載されている。
(1)引用例1(特開平3-114257号公報)
「ゲートアレイ方式の半導体集積回路」(発明の名称)について、「(1)チップ内に散在して形成される複数のラッチ回路と、
前記チップ内中央またはその付近に配置されたクロックバッファと、
前記クロックバッファを中心として前記クロックバッファから出力されるクロック信号が前記複数のラッチ回路各々にほぼ均一な伝達時間で供給されるように前記クロックバッファと前記複数のラッチ回路各々との間が他の信号線に対して優先的に配線接続される配線手段と
を具備したことを特徴とするゲートアレイ方式の半導体集積回路。
(2)前記配線手段は、
前記クロックバッファを中心として前記チップ内を略方形のマス目状に等分する擬似的な配線ブロックを用い、
前記配線ブロック各々のマス目に沿って前記クロックバッファの出力端を開始点として分岐が所定数繰り返され、前記クロックバッファと前記ラッチ回路各々とがほぼ等距離で結合されることを特徴とした請求項1記載のゲートアレイ方式の半導体集積回路。」(特許請求の範囲、1頁左下欄5行〜同頁右下欄6行)であり、「第1図はこの発明に係るゲートアレイ方式のLSIチップにおけるクロック信号配線の構成を示すパターン平面図である。チップ11周辺にI/O(入出力)バッファ12が形成され、このI/Oバッファ12に囲まれたチップ内に必要に応じて複数のラッチ回路13が散在して形成されている。これらのラッチ回路13をドライブするクロックバッファ14はチップ内ほぼ中央に位置する点P1に形成されている。そして、このクロックバッファ14から各ラッチ回路13への配線は、例えば3層目の配線層上に他の信号線に対して優先的に形成される。すなわち、I/Oバッファ12形成領域の所定の位置AのI/Oバッファ12の出力端が、前記3層目の配線層とコンタクトを取り、配線15aによりクロックバッファ14の入力端に接続され、このクロックバッファ14の出力端から分岐する配線15bにより前記複数のラッチ回路13各々にほぼ均一な伝達時間で供給されるように構成されている。
このようなクロック信号配線(太線で図示)は、このチップ11の一辺の長さをlとした場合、領域Bと領域Cに形成されたそれぞれのラッチ回路13との間には最大距離でもlの経路差に相当する位相差が生じるにすぎない。さらに、他の信号線に対して優先的に形成されていることもあって、配線パターンに自由度があり、不必要に長い経路の配線が形成されることがないのでクロック信号が伝達される遅延時間がさほど異ならないように配線でき、信号に位相差が生じないようにできる。」(3頁左下欄8行〜同頁右下欄15行)こと、「第2図はこの発明の他の実施例によるクロック信号配線の構成を示す回路図である。図中点線で示すように、クロックバッファ14つまり点P1を中心としてチップ11内を略方形のマス目状に等分する擬似的な配線ブロック16を構成する。前記と同様に、例えば3層目の配線層上でこの配線ブロック16各々のマス目(点線で図示)に沿ってクロックバッファ14の出力端を開始点P1として分岐がP2、P3と所定数繰り返され、各ラッチ回路13が形成されている位置付近まで均等な距離で配線を施し、下層の各ラッチ回路13に向かってコンタクトを取る。その際、その分岐点の各要所にはクロックバッファ14の駆動力および分岐数に応じて補助バッファ17を設けることにより、特にチップの面積が広い場合やラッチ回路13の数が多い場合にクロック信号配線のより最適な設計が実現される。」(3頁右下欄16行〜4頁左上欄12行)こと、「[発明の効果]
以上説明したようにこの発明によれば、各ラッチ回路に伝達されるクロック信号の位相差を小さくし、また、伝達される遅延時間を短くする高信頼性のゲートアレイ方式の半導体集積回路を提供することができる。」(4頁左下欄18行〜同頁右下欄3行)ことが、第1図、第2図と共に記載されている。
(2)引用例2(特開平1-241144号公報)
「(従来の技術)
第8図に一般的なビルディングブロック方式による半導体集積回路のチップの概略構成を示す。チップ上には複数の回路ブロック6、各回路ブロック間の配線領域10、周辺には入出力回路領域11が設けられている。
ブロック間の配線領域は複数のチャネルとよばれる部分10aに分けられ、チャネル配線手法を用いて配線されることが多い。・・・
また第9図に示すようにブロックには、セル1を配置したセル行9を配線領域7と交互に並べて所定の機能を満たすように結線するものがある。・・・第10図に示すように、配線が施されていないセル1の上はセル行9から他のセル行9へのセル間を結ぶ配線が自由に通ることができる。セル1上で既に配線が施されており、他の配線が自由に通れない部分を配線禁止領域2と呼ぶ。
概略配線径路を決定するとは、結線要求を満たすために配線領域のどの部分を通るかを決定することである。第11図は同じ結線要求を満たす異なる概略配線径路を示している。第11図では、ブロック6とブロック間配線領域10とを示し、ブロックへの配線は配線径路60とまた別の配線径路62とを実線および点線で示す。
ビルディングブロック方式の半導体集積回路装置のレイアウト手法にはブロック内の詳細な配置・配線をしてから、各ブロックの相対配置を行いブロック間の概略配線・詳細配線を行うものと(第12図(a)参照)、・・・がある(第12図(b)参照)」(1頁右下欄15行〜2頁右上欄17行)ことが、従来の技術として、第8図〜第12図と共に記載されている。
以上の記載から、引用例2には、「ビルディングブロック方式の半導体集積回路装置のレイアウト手法において、複数のブロックを有し、ブロック内の詳細な配置・配線をしてから、各ブロックの相対配置を行いブロック間の概略配線・詳細配線を行う配線方法」が示されている。
(3)引用例3(特開昭63-69262号公報)
「本発明はフリツプフロツプ、ラツチを含む半導体集積回路に係り、特に、クロツクスキユーの小さいクロツク信号を供給するに好適な半導体集積回路に関する。」(2頁左上欄8〜11行)こと、「本発明の他の実施例を第3図に示す。第3図において1はクロツク入力パツド、2はクロツク入力バツフア、50はクロツク分配ブロツク、150,150はブロツクであり、クロツク入力バツフア2の入力はクロツク入力パツドに接続され、出力は、複数のクロツク分配セルにクロツク線101を介して入力される。クロツク分配セル30は、組み合わせ論理回路10と複数のクロツク分配バツフアで構成され、10の入力はクロツク入力バツフア2の出力と接続される。クロツク分配セル31は、同様に組み合わせ論理回路15と複数のクロツク分配バツフアで構成され、15の入力はクロツク入力バツフア2の出力に接続される。クロツク分配セル30,31を含むクロツク分配セルの全体はクロツク分配ブロツク50を構成する。クロツク分配バツフアの各々には複数の負荷ブロツクが接続される。クロツク分配バツフア3,8はそれぞれクロツク分配セル30,31に含まれ、その負荷となるブロツクの数は回路性能で決まる上限以下の任意の値をとる。クロツク分配バツフア13,18はそれぞれ、クロツク分配セル30,31に含まれ、その負荷となるブロツクの数が一定の個数に限定される。全てのクロツク分配バツフアの出力は、負荷ブロツクの各々の中に設けられたクロツクバツフアセルに入力される。クロツクバツフアセルは組み合わせ論理回路とクロツクバツフアからなり、組み合わせ論理回路の入力はクロツク分配バツフアの出力に接続され、出力は、クロツクバツフアの入力となる。クロツクバツフアの出力は、同じブロツク内の複数個のラツチ等のクロツク入力端子に接続される。第3図において、150,151はそれぞれ13,8なるクロツク分配バツフアに接続されるブロツク、40,41は、それぞれ150,151に含まれるクロツクバツフアセル、11,21はそれぞれ40,41に含まれる組み合わせ論理回路、4,24はそれぞれ、11,21の出力に接続されるクロツク・バツフア、200,201はクロツク線103を介して、4に接続されるラツチ等の一部、202,203はクロツク線105を介して24に接続されるラツチ等の一部である。クロツクバツフアセルの組み合せ論理回路11,21の入力は、それぞれクロツク線102,104を介して、クロツク分配バツフア13,18に接続される。第3図の実施例では、クロツク分配バツフア13,18の負荷となるブロツクの数が一定の個数に限定され、かつ、クロツク入力パツド1から、これらのクロツク分配バツフアを経て、ブロツク150,151内のクロツクバツフアセル40,41に至るまでの配線の値が略等しく設定されることが特徴である。
第3図の実施例では、上記複数のクロツク分配バツフアのうちの任意の個数が、13,18と同様に、フアンアウト数と上記のクロツク供給経路の配線長が一定の値となる様に設計されるため、負荷容量のばらつきが小さく150,151等のブロツク内のラツチ等は、互いにクロツク・スキユーを小さくすることができる。このことは、例えば、第3図に示す様に、150中のラツチ等201を出力、151中のラツチ等202を入力とする様な論理信号経路がある場合、異なるブロツク群に属する201,202間のクロツクスキユーを一定値以下に抑制する上で効果がある。」(4頁右上欄14行〜5頁左上欄16行)こと、「第4図は第3図の実施例の半導体チツプ上の配置例を示したものである。図の記号のうち、第3図につけ加えてあるものは、160〜163がブロツク、42〜45がそれぞれのブロツクのクロツクバツフアセルである。第4図において、クロツク分配ブロツクはチツプの略中央に配置される。この様にすることで、各ブロツクへの距離が平均化される。各クロツク分配バツフアから、ブロツク内のクロツクバツフアセルへの配線長は例えば図示している様に略等しくすることができる。この様なクロツク線の配線を実現するには、まず先にクロツク分配ブロツクの位置を固定したうえで、ブロツクの配置を決め、これに対してクロツク線の長さが略等しくなる様に自動、又は、人手配線すれば良い。」(5頁右上欄2〜16行)ことが、第3図、第4図と共に記載されている。

3.本願発明と引用例1〜3に記載された発明との対比・判断
本願発明と引用例2に記載された発明とを対比すると、引用例2に記載された発明の「ビルディングブロック方式」、「半導体集積回路装置のレイアウト手法」、「複数のブロック」は、それぞれ本願発明の「階層設計手法」、「半導体集積回路のレイアウト設計」、「半導体集積回路の構成要素を複数のブロックに分割し」たものに相当するので、両者は、「半導体集積回路のレイアウト設計に際して、前記半導体集積回路の構成要素を複数のブロックに分割し、各ブロック内の配置配線処理を行なった後に各ブロック間の配線を行う階層設計手法を用いた半導体集積回路装置の配線方法であることを特徴とする半導体集積回路装置の配線方法。」である点で一致し、
相違点1:本願発明では、「多層配線を有する」のに対して、引用例2記載の発明では、多層配線を有するとは記載されていない点、
相違点2:本願発明は、クロック配線方法であって、「クロック信号を供給するクロック発生源から各ブロックへのクロック配線を、前記クロック発生源から各ブロックのクロック端子まで等長となるように特定の配線層に限定して敷設する」のに対して、引用例2記載の発明は、配線方法ではあるが、クロック配線方法ではない点、
において、両者は相違する。
そこで、上記相違点について検討する。
相違点1:上記引用例1には、ゲートアレイ方式の半導体集積回路において、「クロックバッファ14から各ラッチ回路13への配線は、例えば3層目の配線層上に他の信号線に対して優先的に形成される。」ことが記載されている。ここで、3層目の配線層を有するということは、もちろん1層目、2層目の配線層も有しており、多層配線を有することになる。そして、半導体集積回路のレイアウト設計であるゲートアレイ方式で用いられている、このような多層配線を、上記引用例1と同様に半導体集積回路のレイアウト設計を行う、階層設計手法において適用することは、当業者が半導体集積回路のレイアウト設計上適宜なし得た程度のことと認められる。
相違点2:上記の、本願発明と引用例2に記載の発明との一致点は、引用例2に従来の技術として記載されているように周知事項である(この点、必要があれば、特開平3-142857号公報の記載も参照のこと)。また、上記一致点中の、「複数のブロック」の中には、クロック信号を必要とするブロックとクロック信号を必要としないブロックとがあることは、当然のことである。この内、クロック信号を必要とするブロックには、クロック信号を供給するためにクロック配線を設けることは、周知である。
そして、上記引用例3には、例えば第4図を参照すると、クロック入力パッド1(本願発明の「クロック信号を供給するクロック発生源」に相当)から各ブロック150,151,160〜163へのクロック線(本願発明の「クロック配線」に相当)を、前記クロック入力パッド1から各ブロックのクロック・バッファセル40〜45(本願発明の「クロック端子」に相当)までのクロック線の長さが略等しくなるように配線することが記載されている。また、上記引用例1には、「I/Oバッファ12形成領域の所定の位置AのI/Oバッファ12(本願発明の「クロック信号を供給するクロック発生源」に相当)の出力端が、前記3層目の配線層(本願発明の「特定の配線層に限定して敷設すること」に相当)とコンタクトを取り、配線15aによりクロックバッファ14の入力端に接続され、このクロックバッファ14の出力端から分岐する配線15bにより前記複数のラッチ回路13各々にほぼ均一な伝達時間で供給されるように構成されている。」ことが記載されており、上記引用例3と同様に、クロック信号を供給するクロック発生源から各ブロックではないが各ラッチ回路までのクロック配線がほぼ等長であり、また、クロック配線を特定の配線層に限定して敷設するものである。
してみると、上記周知のクロック信号を必要とするブロックに、クロック信号を供給するためにクロック配線を設けるにあたり、上記引用例3に記載のように、各ブロックへのクロック配線を、クロック発生源から各ブロックのクロック端子まで略等長となるように設け、このようなクロック配線を上記引用例1に記載のように、特定の配線層に限定して敷設することは、当業者が必要に応じて適宜設定できた程度のことと認められる。
さらに、効果についても格別のものとは認められない。

4.結び
したがって、本願発明は、本願出願前に日本国内において頒布された刊行物である上記引用例1、2及び3に記載された発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができず、本願は拒絶されるべきである。
よって、結論のとおり審決する。
 
審理終結日 2002-04-04 
結審通知日 2002-04-09 
審決日 2002-04-22 
出願番号 特願平4-296774
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 北島 健次池渕 立  
特許庁審判長 内野 春喜
特許庁審判官 浅野 清
松本 邦夫
発明の名称 半導体集積回路装置のクロック配線方法  
代理人 河合 信明  
代理人 福田 修一  
代理人 京本 直樹  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ