• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1062377
審判番号 審判1999-17849  
総通号数 33 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1995-07-21 
種別 拒絶査定不服の審決 
審判請求日 1999-11-04 
確定日 2002-07-31 
事件の表示 平成 5年特許願第324851号「マイクロプロセッサ」拒絶査定に対する審判事件[平成 7年 7月21日出願公開、特開平 7-182280]について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯、本願発明
本願は、平成5年12月22日の出願であって、その請求項1に係る発明は、平成9年1月20日付け手続補正書、平成10年5月15日付け手続補正書、平成11年11月19日付け手続補正書及び平成13年8月2日付け手続補正書によって補正された明細書の特許請求の範囲の請求項1に記載された次のとおりのものである。
「マイクロプロセッサ外部の周辺装置からデータバスを介したデータの読出し、または前記周辺装置へデータバスを介したデータの書込みを行うバスサイクルを発生するバスサイクル発生部と、
先行するリードバスサイクルと次のライトバスサイクルとの間にデータバスへデータを出力せずに出力を遅らせるアイドルサイクルを挿入することを前記バスサイクル発生部に要求するアイドルサイクル要求信号を出力するアイドルサイクル挿入部と
を有するマイクロプロセッサにおいて、
前記周辺装置をアクセスするアドレスを保持するアドレス保持手段と、アドレスバス上のアドレスと前記アドレス保持手段に保持されているアドレスとを比較した結果よりアイドルサイクル要求マスク信号を出力するアドレス比較部と、
前記アドレス比較部からの前記アイドルサイクル要求マスク信号によって前記アイドルサイクル挿入部からの前記アイドルサイクル要求信号をマスクする論理ゲートとを有し、
前記バスサイクル発生部は、前記周辺装置のターンオフディレイの大小に応じた前記アドレス比較部の出力によってアイドルサイクルの挿入/非挿入を制御し、非挿入制御時に外部からアイドル信号が入力されても前記論理ゲートにより前記アイドルサイクル要求信号をマスクすることで前記アイドル信号をマスクすることを特徴とするマイクロプロセッサ。」
2.引用文献の記載事項
これに対して、当審の平成13年6月18日付け拒絶理由通知書において引用された本願の出願日前に頒布された刊行物である特開平4-255058号公報(以下、「引用文献1」という)には、次の技術事項が記載されている。
(a1)「【産業上の利用分野】
本発明は、電子機器等の制御に用いられるマイクロコンピュータ装置内部のデータバス制御回路に関する。」(第2頁左欄第43-45行目)
(a2)「12はマイクロプロセッサ10と被制御デバイス11*との間のデータバスに挿入されデータ信号DATAの読み込み(リード)と書き込み(ライト)とを行う際に該データ信号DATAの送出方向を切り換えるための双方向性バスバッファ、13はマイクロプロセッサ10の出力するアドレス信号ADDRESSをデコードして複数の被制御デバイス11*の中から特定のものを選択するための選択信号DSEL*を生成するアドレスデコーダ」(第2頁右欄第11-19行目)
(a3)「リードサイクルの最初のクロック信号CLKにより方向信号DIRがL信号、バスサイクルスタート信号BCYST*もL信号になると、リードコマンド信号RD*がL信号となる。ほぼ同時に被制御デバイス11*からデータ信号DATAがデータラインを通じてデータバスに出力され、マイクロプロセッサ10が該データ信号DATAをデータバスから受信してリード処理を行う(A部)。レディ信号READY*がL信号になり、リードサイクルが終了すると、方向信号DIR、リードコマンド信号RD*が各々H信号となる。この時、被制御デバイス11*はデータラインの駆動を停止して高インピーダンス状態即ちどの被制御デバイス11*も当該ラインを駆動していない状態とするが、実際には、リードコマンド信号RD*がH信号になってからデータラインが高インピーダンスになるには図5の(1)に示すように一定の時間がかかる。この時間(1)をリードデータフロート時間と呼ぶ。このリードデータフロート時間(1)は被制御デバイス11*の処理速度が速くなるほど短くなるが、通常のものは30〜100[ns]程度である。
一方、ライトサイクルに切り替わり、バスサイクルスタート信号BCYST*がL信号になると、方向信号DIRはH信号になっているので、マイクロプロセッサ10が選択信号DSEL*により選択された被制御デバイス11*のライト処理を行うためにデータバスにデータ信号DATAを出力する(B部)。しかし、実際には、ライトサイクルが始まってからマイクロプロセッサ10がデータ信号DATAを出力するには図5の(2)に示すように30〜50[ns]程度の時間がかかる。
これら時間(1)(2)を実際のタイムチャートにあてはめたのが図6である。この図に示すように、リードデータフロート時間(1)がライトサイクルにおけるデータ出力開始時間(2)よりも長くなりすぎると、データ信号DATAのうち被制御デバイス11*で駆動されるリードデータ信号READとマイクロプロセッサ10で駆動されるデータ信号WRITEとがバス上で競合する時間(3)が生じる。これは回路動作上有害な現象であって、ライトサイクルにおける異常データ信号のリード処理や、回路自体の故障を招いてしまう問題があった。」(第3頁左欄第16行目-第3頁右欄第3行目)
(a4)「図7に示したデータバス制御回路の構成では、マイクロプロセッサ10がリードサイクルからライトサイクルへと連続処理する場合だけでなく、本来遅延を不要とするライトサイクルからライトサイクルへと連続処理する場合にも同等のデッドタイムが設けられる。また、制御回路中に、処理速度が速く前記リードデータフロート時間(1)の短い被制御デバイス11*が混在する場合にも処理速度の遅いものに合わせて一様にデッドタイムが設けられる。これらは非常に効率が悪く、制御システム全体の実行処理能力を著しく低下させる原因となっていた。」(第3頁右欄第45行目-第4頁左欄第5行目)
(a5)「本発明の構成は、データバスのバスサイクルの終期を指示するためのレディ信号を発生するレディ信号発生器と、該レディ信号発生器から返送されたレディ信号に基づいて該データバスのバスサイクルをリードサイクルとライトサイクルとに選択的に切り換えるとともにリードサイクルのときは該データバスからリードデータ信号を受信してこれを読み込むリード処理を行いライトサイクルのときは該データバスにライトデータ信号を送信するライト処理を行うマイクロプロセッサと、該マイクロプロセッサから送出される所定の制御信号により選択され且つマイクロプロセッサがリード処理を行う際に送信するリードコマンド信号を受信したときはデータバスにリードデータ信号を送信しマイクロプロセッサがライト処理を行う際に送信するライトコマンド信号を受信したときはデータバスからライトデータ信号を受信してこれを書き込むようにした複数の被制御デバイスとを備え、該複数の被制御デバイスは、リードサイクルからライトサイクルに切り替わった後にマイクロプロセッサがリードデータ信号の読み込みを完了するまでの時間すなわちリードデータフロート時間が長いものと短いものとを含む構成のバス制御回路において、前記所定の制御信号を監視してリードデータフロート時間の長い被制御デバイスが選択されたリードサイクルの直後のライトサイクルという条件の成否を判定し該条件が成立するときは遅延条件成立信号を生成する遅延条件判定回路と、前記ライトコマンド信号と前記レディ信号とを各々所定時間遅延した遅延ライトコマンド信号と遅延レディ信号とを生成する信号遅延回路と、前記ライトコマンド信号と前記レディ信号および前記遅延ライトコマンド信号と前記遅延レディコマンド信号を入力信号に含み前記遅延条件判定回路で生成された遅延条件成立信号を受信したときは前記遅延ライトコマンド信号を前記被制御デバイスに送出するとともに前記遅延レディ信号をマイクロプロセッサに送出し一方前記遅延条件判定回路が遅延条件成立信号を生成しないときは前記遅延ライトコマンド信号および遅延レディ信号に代えて前記ライトコマンド信号および前記レディ信号を各々被制御デバイスおよびマイクロプロセッサに送出するセレクタ回路とを設けたことを特徴とする。」(第4頁左欄第15行目-第4頁右欄第3行目)
(a6)「【作用】 マイクロプロセッサはデータバスに接続された複数の被制御デバイスの中から特定のものを選択してリードサイクルとライトサイクルとの各バスサイクルに対応してデータ信号の送受信を行うが、これら複数の被制御デバイスにはいわゆるリードデータフロート時間の長いものと短いものとが混在している。そこで、リードデータフロート時間の長い被制御デバイスが選択され、且つ、該被制御デバイスにおけるリードサイクル直後のライトサイクルという条件の成否を遅延条件判定回路で判定し、条件が成立するときはセレクタ回路に遅延条件成立信号を送信する。セレクタ回路には信号遅延回路から出力された遅延ライトコマンド信号と遅延レディ信号および通常のライトコマンド信号と通常のレディ信号とが入力されており、遅延条件成立信号を受信したときは遅延ライトコマンド信号を被制御デバイスに送信するとともに遅延レディ信号をマイクロプロセッサに送出する。これによりリードサイクルからライトサイクルに切り換わる際に所定のデッドタイムが形成され、該デッドタイムの終了後にデータ信号のライト処理が開始される。一方、遅延条件判定回路が遅延条件成立信号を生成しないときはセレクタ回路で遅延ライトコマンド信号を通常のライトコマンド信号に切り換えるとともに遅延レディ信号を通常のレディ信号に切り換える。これによりデッドタイムを形成する必要のないバスサイクルではリード処理あるいはライト処理が直ちに開始される。」(第4頁右欄第5行目-第29行目)
(a7)「遅延条件判定回路1は、所定の制御信号すなわちマイクロプロセッサ10から出力されるアドレス信号ADDRESSによりアドレスデコーダ13が出力する選択信号を監視し、この選択信号がリードデータフロート時間の長い被制御デバイス11*を選択するための選択信号SDSEL*であるときはこの選択信号SDSEL*をシフトレジスタ1aで1バスサイクル遅延かつ反転した信号eにするとともに、この信号eとマイクロプロセッサ10から送信された方向信号DIRと該方向信号をシフトレジスタ1bで1バスサイクル遅延かつ反転された信号fとをAND回路1cに導き、このAND回路1cの出力信号gがH信号のときすなわちAND条件が成立するときは遅延条件成立信号たるディレー信号DELAYを生成する。AND条件が成立するのは、結局、リードデータフロート時間の長い被制御デバイス11*に対するリードサイクル直後のライトサイクルのときのみとなる。」(第4頁右欄第41行目-第5頁左欄第6行目)
(a8)「C部からD部に移行しようとすると1バスサイクル遅延されたライトコマンド信号DWR*が更に1クロック信号分遅延されて被制御デバイス11*に出力されるとともに、マイクロプロセッサ10に送信されるレディ信号DREADY*およびバスバッファ12に送信される第一のイネーブル信号GA*も1クロック信号分遅延されて生成される。その結果、D部は1クロック分引き伸ばされ、A部の斜線部分におけるリードデータ信号READとライトデータ信号WRITEとの間のデータ競合が防止される。なお、A’部からB部に移行するときは本来的にデータ競合が生じないので、ライトサイクルG部の引き伸ばしは行わず、直ちにライト処理を開始する」(第5頁右欄第5行目-第16行目)
(a9)図1には、「本発明の一実施例に係るデータバス制御回路の構成図」、図2には、「本実施例で用いた遅延条件判定回路と信号遅延回路とセレクタ回路の具体的構成例を示した図」、図3には、「本実施例に係るデータバス制御回路の動作タイミングチャート」図4には、「リードデータフロート時間の短い被制御デバイスを含む従来の一般的なデータバス制御回路の構成図」、図5には、「図4のデータバス制御回路の理想的な動作タイミングチャート」、図6には、「図4のデータバス制御回路の実際の動作タイミングチャート」、図7には、「リードデータフロート時間の長い被制御デバイスを含む従来の一般的なデータバス制御回路の構成図」が記載されている。
以上の記載から、引用文献1には、以下の発明が記載されている。
「マイクロプロセッサ10外部の被制御デバイス11*からデータバスを介したデータの読出し、または前記被制御デバイス11*へデータバスを介したデータの書込みを行うバスサイクルを発生するマイクロプロセッサ10、信号遅延回路2、セレクタ回路3、及びバスバッファ12と、
リードサイクルからライトサイクルに切り換わる際に、データバスへデータを出力せずに出力を遅らせるデッドタイムを形成するディレー信号をセレクタ回路3に出力する遅延条件判定回路1とを有するデータバス制御回路において、
前記被制御デバイス11*をアクセスするアドレス信号をデコードするアドレスデコーダ13の出力する選択信号が、リードデータフロート時間の長い被制御デバイス11*を選択するための信号であるときはこの選択信号を遅延条件判定回路1に入力するアドレスデコーダ13と、
前記アドレスデコーダ13からの選択信号SDSEL*によって、遅延条件判定回路1が出力するディレー信号DELAYの出力を制御するAND回路1cを有し、
前記マイクロプロセッサ10、信号遅延回路2、セレクタ回路3、及びバスバッファ12は、前記被制御デバイス11*のリードデータフロート時間の大小に応じた前記アドレスデコーダ13からの選択信号SDSEL*によってデッドタイムの形成を制御し、前記AND回路1cにより前記ディレー信号DELAYの生成を制御するデータバス制御回路。」

3.対比
請求項1に係る発明と、引用文献1に記載された発明とを対比する。
引用文献1に記載された発明における、「被制御デバイス」、「デッドタイム」、「ディレー信号」、「リードデータフロート時間」、及び「AND回路」は、それぞれ、請求項1に係る発明の「周辺装置」、「アイドルサイクル」、「アイドルサイクル要求信号」、「ターンオフディレイ」、及び「論理ゲート」に相当し、引用文献1に記載された発明における「マイクロプロセッサ、信号遅延回路、セレクタ回路、及びバスバッファ」はバスサイクルを発生する動作をするものであり、「遅延条件判定回路1(AND回路1cを除く)」はデッドタイム(アイドルサイクル)を形成する信号を出力するものであるから、これらはそれぞれ、請求項1に係る発明の「バスサイクル発生部」、「アイドルサイクル挿入部」に相当する。また、引用文献1に記載された発明における、アドレスデコーダが出力する「(リードデータフロート時間の長い被制御デバイスを選択するための)選択信号」は、ディレー信号(アイドルサイクル要求信号)を出力するかどうかをAND回路(論理ゲート)により制御する信号であるから、請求項1に係る発明の「アイドルサイクル要求マスク信号」に相当する。
引用文献1に記載された発明における「アドレスデコーダ」は、アドレスされる被制御デバイス(周辺装置)のリードデータフロート時間(ターンオフディレイ)の大小を被制御デバイス(周辺装置)のアドレスにより判定するものであって、被制御デバイス(周辺装置)のアドレスの情報を保持するものであることは明らかであるから、引用文献1に記載された発明における「アドレスデコーダ」は、請求項1に係る発明の「アドレス比較部」と、「周辺装置をアクセスするアドレスを保持するアドレス保持手段と、アドレスバス上のアドレスと前記アドレス保持手段に保持されているアドレスとによりアイドルサイクル要求マスク信号を出力する手段」である点で共通する。
さらに、引用文献1に記載された発明の「マイクロプロセッサ、信号遅延回路、セレクタ回路、及びバスバッファ」(バスサイクル発生部)はデッドタイム(アイドルサイクル)の形成を制御し、デッドタイム(アイドルサイクル)を形成しないときにAND回路(論理ゲート)によりディレー信号(アイドルサイクル要求信号)を出力しないものであるから、請求項1に係る発明の「アイドルサイクルの挿入/非挿入を制御し、非挿入制御時に前記論理ゲートにより前記アイドルサイクル要求信号をマスクする」機能を有するものである。
したがって、請求項1に係る発明と引用文献1に記載された発明とは次の一致点及び相違点を有する。
(一致点)
「マイクロプロセッサ外部の周辺装置からデータバスを介したデータの読出し、または前記周辺装置へデータバスを介したデータの書込みを行うバスサイクルを発生するバスサイクル発生部と、
先行するリードバスサイクルと次のライトバスサイクルとの間にデータバスへデータを出力せずに出力を遅らせるアイドルサイクルを挿入することを前記バスサイクル発生部に要求するアイドルサイクル要求信号を出力するアイドルサイクル挿入部とを有するデータバス制御回路において、
前記周辺装置をアクセスするアドレスを保持するアドレス保持手段と、アドレスバス上のアドレスと前記アドレス保持手段に保持されているアドレスとによりアイドルサイクル要求マスク信号を出力する手段と、
前記アイドルサイクル要求マスク信号を出力する手段からの前記アイドルサイクル要求マスク信号によって前記アイドルサイクル挿入部からの前記アイドルサイクル要求信号をマスクする論理ゲートとを有し、
前記バスサイクル発生部は、前記周辺装置のターンオフディレイの大小に応じた前記手段の出力によってアイドルサイクルの挿入/非挿入を制御し、非挿入制御時に前記論理ゲートにより前記アイドルサイクル要求信号をマスクすることを特徴とするデータバス制御回路。」
(相違点1)
請求項1に係る発明が対象とするのは、「バスサイクル発生部」と「アイドルサイクル挿入部」等を有する「マイクロプロセッサ」であるのに対し、引用文献1に記載された発明においては、「マイクロプロセッサ、信号遅延回路、セレクタ回路、及びバスバッファ」(請求項1に係る発明の「バスサイクル発生部」に相当)と「遅延条件判定回路」(請求項1に係る発明の「アイドルサイクル挿入部」に相当)等を有する「データバス制御回路」を対象とする点。
(相違点2)
請求項1に係る発明においては、アドレスバス上のアドレスと前記アドレス保持手段に保持されているアドレスとによりアイドルサイクル要求マスク信号を出力する手段が、「アドレスバス上のアドレスと前記アドレス保持手段に保持されているアドレスとを比較した結果より信号を出力するアドレス比較部」であるのに対し、引用文献1に記載された発明では、アドレスバス上のアドレスを、保持されたアドレス情報によりデコードする「アドレスデコーダ」である点。
(相違点3)
請求項1に係る発明においては、バスサイクル発生部は、外部からアイドル信号が入力されてもアイドル信号をマスクする機能を有するのに対し、引用文献1に記載された発明においては、外部からアイドル信号が入力されるものではない点。
4.当審の判断
そこで、上記各相違点について検討する。
(相違点1)について
マイクロプロセッサを含む複数の回路を集積回路として構成することは周知技術であるから、引用文献1に記載されたものにおいて、データバス制御回路を構成するマイクロプロセッサを含む複数の回路を集積してマイクロプロセッサとして構成することは当業者が設計上適宜なし得ることである。
(相違点2)について
引用文献1に記載の発明における、アドレスデコーダは、アドレスバス上のアドレスと保持アドレス情報からアドレスのデコードを行うものであり、アドレスデコーダを単に両アドレスを比較するアドレス比較部として選択信号を出力することは当業者が容易に想到できたものである。
(相違点3)について
外部からアイドル信号を入力する構成は、本願明細書の従来の技術にある特開平4-123181号公報に記載されているように周知技術であるから、引用文献1に記載された発明において、外部からアイドル信号を(遅延条件判定回路(アイドルサイクル挿入部)に)入力する構成として、(AND回路(論理ゲート)により)マスクすることは当業者が適宜なし得ることである。
5.むすび
したがって、請求項1に係る発明は、引用文献1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2002-05-17 
結審通知日 2002-05-28 
審決日 2002-06-11 
出願番号 特願平5-324851
審決分類 P 1 8・ 121- WZ (G06F)
最終処分 不成立  
前審関与審査官 川嵜 健山崎 慎一  
特許庁審判長 片岡 栄一
特許庁審判官 千葉 輝久
治田 義孝
発明の名称 マイクロプロセッサ  
代理人 京本 直樹  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ